JPH02134865A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02134865A JPH02134865A JP63289386A JP28938688A JPH02134865A JP H02134865 A JPH02134865 A JP H02134865A JP 63289386 A JP63289386 A JP 63289386A JP 28938688 A JP28938688 A JP 28938688A JP H02134865 A JPH02134865 A JP H02134865A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、第１導
電型のＭＩＳトランジスタと第２導電型のＭＩＳトラン
ジスタとを有する半導体装置の製造〔発明の概要〕 本発明は、第１導電型のＭＩＳトランジスタと第２導電
型のＭＩＳトランジスタとを存する半導体装置の製造方
法において、上記第１導電型のＭＩＳトランジスタのチ
ャネル領域の下部に空乏層の広がりを抑えるための第２
導電型の高不純物濃度部を形成すると同時に、上記第２
導電型のＭＩＳトランジスタの高不純物濃度のソース領
域及びドレイン領域の少な（とも一部に接する第２導電
型の低不純物濃度部を形成している。これによって、第
２導電型のＭＩＳトランジスタのソース領域及びドレイ
ン領域の接合容量の低減を図ることができ、しかも工程
の増加もない。
電型のＭＩＳトランジスタと第２導電型のＭＩＳトラン
ジスタとを有する半導体装置の製造〔発明の概要〕 本発明は、第１導電型のＭＩＳトランジスタと第２導電
型のＭＩＳトランジスタとを存する半導体装置の製造方
法において、上記第１導電型のＭＩＳトランジスタのチ
ャネル領域の下部に空乏層の広がりを抑えるための第２
導電型の高不純物濃度部を形成すると同時に、上記第２
導電型のＭＩＳトランジスタの高不純物濃度のソース領
域及びドレイン領域の少な（とも一部に接する第２導電
型の低不純物濃度部を形成している。これによって、第
２導電型のＭＩＳトランジスタのソース領域及びドレイ
ン領域の接合容量の低減を図ることができ、しかも工程
の増加もない。
近年、ＭＯ３ＬＳＩにおいては、ＭＯＳトランジスタの
微細化に伴う短チヤネル効果を防止するために、チャネ
ル領域の下部の不純物濃度を高くして、特にドレイン領
域側からの空乏層の広がりを抑える技術が用いられてい
る。
微細化に伴う短チヤネル効果を防止するために、チャネ
ル領域の下部の不純物濃度を高くして、特にドレイン領
域側からの空乏層の広がりを抑える技術が用いられてい
る。
第３図Ａ〜第３［ＤＣはこの技術を用いた従来のＣＭＯ
３ＬＳＩの製造方法を示す。この方法によれば、第３図
Ａに示すように、まずｐ型シリコン（Ｓｉ ）基板１０
１中にｎウェル１０２を形成した後、このｐ型Ｓｉ基板
１０１の表面を選択的に熱酸化することによりＳｉＯ□
膜のようなフィールド絶縁膜１０３を形成して素子間分
離を行う。次に、このフィールド絶８！膜１０３で囲ま
れた活性領域の表面に熱酸化によりＳｉＯ□膜のような
ゲート絶縁膜１０４を形成する。次に、空乏層の広がり
を抑えるための高不純物濃度部の形成予定領域に対応す
る部分が開口したレジストパターン１０５を形成した後
、このレジストパターン１０５をマスクとしてｎウェル
１０２中に例えばリン（Ｐ）のようなｎ型不純物を高エ
ネルギーで選択的にイオン注入する。この後、レジスト
パターン１０５を除去する。
３ＬＳＩの製造方法を示す。この方法によれば、第３図
Ａに示すように、まずｐ型シリコン（Ｓｉ ）基板１０
１中にｎウェル１０２を形成した後、このｐ型Ｓｉ基板
１０１の表面を選択的に熱酸化することによりＳｉＯ□
膜のようなフィールド絶縁膜１０３を形成して素子間分
離を行う。次に、このフィールド絶８！膜１０３で囲ま
れた活性領域の表面に熱酸化によりＳｉＯ□膜のような
ゲート絶縁膜１０４を形成する。次に、空乏層の広がり
を抑えるための高不純物濃度部の形成予定領域に対応す
る部分が開口したレジストパターン１０５を形成した後
、このレジストパターン１０５をマスクとしてｎウェル
１０２中に例えばリン（Ｐ）のようなｎ型不純物を高エ
ネルギーで選択的にイオン注入する。この後、レジスト
パターン１０５を除去する。
次に第３図Ｂに示すように、ゲート絶縁Ｈｇｔ。
４上にゲート電極１０６，１０７を形成する。
次に、まず例えばｎチャネル領域 Ｓ Ｆ ＥＴ形成部
の表面をレジスト等により覆った状態で例えばホウ素（
Ｂ）のようなｐ型不純物をｐチャネルＭＯ３ＦＥＴ形成
部のｎウェル１０２中に高濃度にイオン注入した後、同
様な方法でｎチャネルＭＯ３ＦＥＴ形成部のＰ型Ｓｔ基
板１０１中に例えばヒ素（Ａｓ）のようなｎ型不純物を
高濃度にイオン注入する。この後、熱処理を行うことに
よりこれらの注入不純物を電気的に活性化させる。これ
によって、第３図Ｃに示すように、ゲート電極１０６に
対して自己整合的に例えばｐ゛型のソース領域１０日及
びドレイン領域１０９が形成されるとともに、ゲート電
極１０７に対して自己整合的に例えばｎ゛型のソース領
域１１０及びドレイン領域１１１が形成される。これと
同時に、ｐチャネル領域 Ｓ Ｆ ＥＴのチャネル領域
の下部にｎウェル１０２よりも不純物濃度の高いｎ型の
高不純物濃度部１１２が形成される。この高不純物濃度
部１１２により、空乏層の広がりが抑えられ、短チヤネ
ル効果が防止される。これらのゲート電１１０６、ソー
ス領域１０８及びドレイン領域１０９によりｐチャネル
ＭＯ３ＦＥＴＴ、が構成され、ゲート電極１０７、ソー
ス領域１１０及びドレイン領域１１１によりｎチャネル
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｔ ２が構成される。
の表面をレジスト等により覆った状態で例えばホウ素（
Ｂ）のようなｐ型不純物をｐチャネルＭＯ３ＦＥＴ形成
部のｎウェル１０２中に高濃度にイオン注入した後、同
様な方法でｎチャネルＭＯ３ＦＥＴ形成部のＰ型Ｓｔ基
板１０１中に例えばヒ素（Ａｓ）のようなｎ型不純物を
高濃度にイオン注入する。この後、熱処理を行うことに
よりこれらの注入不純物を電気的に活性化させる。これ
によって、第３図Ｃに示すように、ゲート電極１０６に
対して自己整合的に例えばｐ゛型のソース領域１０日及
びドレイン領域１０９が形成されるとともに、ゲート電
極１０７に対して自己整合的に例えばｎ゛型のソース領
域１１０及びドレイン領域１１１が形成される。これと
同時に、ｐチャネル領域 Ｓ Ｆ ＥＴのチャネル領域
の下部にｎウェル１０２よりも不純物濃度の高いｎ型の
高不純物濃度部１１２が形成される。この高不純物濃度
部１１２により、空乏層の広がりが抑えられ、短チヤネ
ル効果が防止される。これらのゲート電１１０６、ソー
ス領域１０８及びドレイン領域１０９によりｐチャネル
ＭＯ３ＦＥＴＴ、が構成され、ゲート電極１０７、ソー
ス領域１１０及びドレイン領域１１１によりｎチャネル
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｔ ２が構成される。
〔発明が解決しようとする課題］
上述の従来の製造方法により製造されたＣＭＯ３ＬＳ
Ｉでは、ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｚのソ
ース領域１１０及びドレイン領域１１１の接合容量が大
きく、これがこのｎチャネルＭＯ３ＦＥＴ′Ｆ２の動作
速度を低下させる一つの要因となっていた。これらのソ
ース領域１１０及びドレイン領域１１１の接合容量の低
減のためには、これらのソース領域１１０及びドレイン
６ＡＭｉ１１１に低不純物濃度部を形成して接合部の空
乏層の幅を大きくすることが考えられるが、この低不純
物濃度部を形成するための工程が新たに必要となるので
、工程の増加を招いてしまう。
Ｉでは、ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ ｚのソ
ース領域１１０及びドレイン領域１１１の接合容量が大
きく、これがこのｎチャネルＭＯ３ＦＥＴ′Ｆ２の動作
速度を低下させる一つの要因となっていた。これらのソ
ース領域１１０及びドレイン領域１１１の接合容量の低
減のためには、これらのソース領域１１０及びドレイン
６ＡＭｉ１１１に低不純物濃度部を形成して接合部の空
乏層の幅を大きくすることが考えられるが、この低不純
物濃度部を形成するための工程が新たに必要となるので
、工程の増加を招いてしまう。
従って本発明の目的は、第１導電型のＭＩＳトランジス
タのチャネル領域の下部に空乏層の広がりを抑えるため
の高不純物濃度部を形成する場合に、第２導電型のＭＩ
Ｓトランジスタのソース領域及びドレイン領域の接合容
量の低減を図ることができ、しかも工程の増加もない半
導体装置の製造方法を提供することにある。
タのチャネル領域の下部に空乏層の広がりを抑えるため
の高不純物濃度部を形成する場合に、第２導電型のＭＩ
Ｓトランジスタのソース領域及びドレイン領域の接合容
量の低減を図ることができ、しかも工程の増加もない半
導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明は、第１導電型のＭＩ
Ｓトランジスタ（Ｑ、）と第２導電型のＭＩＳトランジ
スタ（Ｑ２）とを有する半導体装置の製造方法において
、第１導電型のＭＩＳトランジスタ（Ｑ、）のチャネル
領域の下部に空乏層の広がりを抑えるための第２導電型
の高不純物濃度部（Ｉ２）を形成すると同時に、第２導
電型のＭＩＳトランジスタ（Ｑ２）の高不純物濃度のソ
ース領域（１０）及びドレイン領域（１１）の少なくと
も一部に接する第２導電型の低不純物濃度部（１０ａ、
１ｌａ）を形成している。
Ｓトランジスタ（Ｑ、）と第２導電型のＭＩＳトランジ
スタ（Ｑ２）とを有する半導体装置の製造方法において
、第１導電型のＭＩＳトランジスタ（Ｑ、）のチャネル
領域の下部に空乏層の広がりを抑えるための第２導電型
の高不純物濃度部（Ｉ２）を形成すると同時に、第２導
電型のＭＩＳトランジスタ（Ｑ２）の高不純物濃度のソ
ース領域（１０）及びドレイン領域（１１）の少なくと
も一部に接する第２導電型の低不純物濃度部（１０ａ、
１ｌａ）を形成している。
上記した手段によれば、第２導電型のＭＩＳトランジス
タ（Ｑ２）の高不純物濃度のソース領域（１０）及びド
レイン領域（１１）の少なくとも一部に接する第２導電
型の低不純物濃度部（１０ａ、ｌ１ａ）を形成している
ので、これらの低不純物濃度部（ｌＯａ、１ｌａ）の接
合の空乏層の幅は大きくなり、従ってこの分だけこれら
のソース領域（１０）及びドレイン領域（１１）の接合
容量の低減を図ることができる。しかも、これらの低不
純物濃度部（ＬＯａ、１ｌａ）は、第２導電型の高不純
物濃度部（１２）と同時に形成しているので、工程の増
加もない。
タ（Ｑ２）の高不純物濃度のソース領域（１０）及びド
レイン領域（１１）の少なくとも一部に接する第２導電
型の低不純物濃度部（１０ａ、ｌ１ａ）を形成している
ので、これらの低不純物濃度部（ｌＯａ、１ｌａ）の接
合の空乏層の幅は大きくなり、従ってこの分だけこれら
のソース領域（１０）及びドレイン領域（１１）の接合
容量の低減を図ることができる。しかも、これらの低不
純物濃度部（ＬＯａ、１ｌａ）は、第２導電型の高不純
物濃度部（１２）と同時に形成しているので、工程の増
加もない。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＣＭＯ３ＬＳ Ｉの製
造に適用した実施例である。
明する。この実施例は、本発明をＣＭＯ３ＬＳ Ｉの製
造に適用した実施例である。
本実施例においては、第１図Ａに示すように、まず例え
ばｐ型Ｓｉ基板のような半導体基板１中に例えばＰのよ
うなｎ型不純物を選択的にイオン注入することによりｎ
ウェル２を形成した後、この半導体基板ｌの表面を選択
的に熱酸化すること番こより例えばＳｉＯ２膜のような
フィールド絶縁膜３を形成して素子間分離を行う、なお
、半導体基板ｌの不純物濃度は例えばｌ Ｑ Ｉｓ〜ｌ
Ｑ ｌ６ＣＩ１１−３程度であり、ｎウェル２の不純
物濃度もこれと同程度である。次に、このフィールド絶
縁膜３で囲まれた活性領域の表面に熱酸化により例えば
Ｓｉｎ、膜のようなゲート絶縁Ｍ４を形成する０次に、
後述の空乏層の広がりを抑えるための高不純物濃度部の
形成予定領域に対応する部分及び後述のｎチャネルＭＯ
３ＦＥＴのソース領域及びドレイン領域の形成予定領域
に対応する部分が開口したレジストパターン５を形成し
た後、このレジストパターン５をマスクとしてｎウェル
２中に例えばＰのようなｎ型不純物を選択的にイオン注
入する。このイオン注入は、例えばエネルギー３００ｋ
ｅＶ、ドーズ量２ Ｘ Ｉ Ｏ”ｃｍ−”程度の条件で
行う。この後、レジストパターン５を除去する。
ばｐ型Ｓｉ基板のような半導体基板１中に例えばＰのよ
うなｎ型不純物を選択的にイオン注入することによりｎ
ウェル２を形成した後、この半導体基板ｌの表面を選択
的に熱酸化すること番こより例えばＳｉＯ２膜のような
フィールド絶縁膜３を形成して素子間分離を行う、なお
、半導体基板ｌの不純物濃度は例えばｌ Ｑ Ｉｓ〜ｌ
Ｑ ｌ６ＣＩ１１−３程度であり、ｎウェル２の不純
物濃度もこれと同程度である。次に、このフィールド絶
縁膜３で囲まれた活性領域の表面に熱酸化により例えば
Ｓｉｎ、膜のようなゲート絶縁Ｍ４を形成する０次に、
後述の空乏層の広がりを抑えるための高不純物濃度部の
形成予定領域に対応する部分及び後述のｎチャネルＭＯ
３ＦＥＴのソース領域及びドレイン領域の形成予定領域
に対応する部分が開口したレジストパターン５を形成し
た後、このレジストパターン５をマスクとしてｎウェル
２中に例えばＰのようなｎ型不純物を選択的にイオン注
入する。このイオン注入は、例えばエネルギー３００ｋ
ｅＶ、ドーズ量２ Ｘ Ｉ Ｏ”ｃｍ−”程度の条件で
行う。この後、レジストパターン５を除去する。
次に第１図Ｂに示すように、例えば不純物をドープした
多結晶Ｓｉ膜を全面に形成した後、この多結晶５４膜を
エツチングにより所定形状にパターンニングして多結晶
Ｓｉ膜から成るゲート電極６，７を形成する。なお、こ
れらのゲート電極６，７は、多結晶Ｓｉ膜の上に高融点
金属シリサイド膜を重ねたポリサイド膜により構成する
ことも可能である。
多結晶Ｓｉ膜を全面に形成した後、この多結晶５４膜を
エツチングにより所定形状にパターンニングして多結晶
Ｓｉ膜から成るゲート電極６，７を形成する。なお、こ
れらのゲート電極６，７は、多結晶Ｓｉ膜の上に高融点
金属シリサイド膜を重ねたポリサイド膜により構成する
ことも可能である。
次に、まず例えばｎチャネルＭＯ３ＦＥＴ形成部の表面
をレジスト等により覆った状態で例えばＢのようなＰ型
不純物をｐチャネル領域 Ｓ Ｆ ＥＴ形成部のｎウェ
ル２中に高濃度にイオン注入した後、同様な方法でｎチ
ャネルＭＯ３ＦＥＴ形成部の半導体基板１中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。この
後、熱処理を行うことによりこれらの注入不純物を電気
的に活性化させる。これによって、第３図Ｃに示すよう
に、ゲート電極６に対して自己整合的に例えばｐ°型の
ソース領域８及びドレイン領域９が形成されるとともに
、ゲート電極７に対して自己整合的に例えばｎ０型のソ
ース領域１０及びドレイン領域１１が形成される。これ
と同時に、ｐチャネルＭＯ３ＦＥＴのチャネル領域の下
部にｎウェル２よりも不純物濃度の高いｎ型の高不純物
濃度部１２が形成される。この高不純物濃度部１２によ
り、空乏層の広がりが抑えられ、短チヤネル効果が防止
される。この高不純物濃度部１２の不純物濃度は例えば
１０１１０ｌ７’程度である０本実施例においては、こ
の高不純物濃度部１２が形成されると同時に、ｎチャネ
ルＭＯ３ＦＥＴ’のソース領域ｌＯ及びドレイン領域１
１の下部のほぼ全体に接する例えばｎ−型の低不純物濃
度部１０ａ、ｌｌａが形成される。この場合、高不純物
濃度のソース領域１０及びドレイン領域１１とこれらの
低不純物濃度部１０ａ、ｌｌａとの全体がソース領域及
びドレイン領域として働く。
をレジスト等により覆った状態で例えばＢのようなＰ型
不純物をｐチャネル領域 Ｓ Ｆ ＥＴ形成部のｎウェ
ル２中に高濃度にイオン注入した後、同様な方法でｎチ
ャネルＭＯ３ＦＥＴ形成部の半導体基板１中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。この
後、熱処理を行うことによりこれらの注入不純物を電気
的に活性化させる。これによって、第３図Ｃに示すよう
に、ゲート電極６に対して自己整合的に例えばｐ°型の
ソース領域８及びドレイン領域９が形成されるとともに
、ゲート電極７に対して自己整合的に例えばｎ０型のソ
ース領域１０及びドレイン領域１１が形成される。これ
と同時に、ｐチャネルＭＯ３ＦＥＴのチャネル領域の下
部にｎウェル２よりも不純物濃度の高いｎ型の高不純物
濃度部１２が形成される。この高不純物濃度部１２によ
り、空乏層の広がりが抑えられ、短チヤネル効果が防止
される。この高不純物濃度部１２の不純物濃度は例えば
１０１１０ｌ７’程度である０本実施例においては、こ
の高不純物濃度部１２が形成されると同時に、ｎチャネ
ルＭＯ３ＦＥＴ’のソース領域ｌＯ及びドレイン領域１
１の下部のほぼ全体に接する例えばｎ−型の低不純物濃
度部１０ａ、ｌｌａが形成される。この場合、高不純物
濃度のソース領域１０及びドレイン領域１１とこれらの
低不純物濃度部１０ａ、ｌｌａとの全体がソース領域及
びドレイン領域として働く。
また、ゲート電極６、ソース領域８及びドレイン領域９
によりｐチャネルＭＯ３ＦＥＴＱ、が構成され、ゲート
電極７、ソース領域１０及びドレイン領域１１によりｎ
チャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚが構成される。
によりｐチャネルＭＯ３ＦＥＴＱ、が構成され、ゲート
電極７、ソース領域１０及びドレイン領域１１によりｎ
チャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚが構成される。
第２図は、上述のｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｚの低不純物濃度部１０ａ、ｌｌａを含めたソース領
域１０またはドレイン領域１１の深さ方向の不純物濃度
分布の一例を示す。第２図に示すように、低不純物濃度
部１０ａ、ｌｌａが形成されていることにより、ソース
領域１０またはドレイン領域１１の不純物濃度分布は二
段階になっており、半導体基板１との接合部では不純物
濃度部１０ａ。
ｚの低不純物濃度部１０ａ、ｌｌａを含めたソース領
域１０またはドレイン領域１１の深さ方向の不純物濃度
分布の一例を示す。第２図に示すように、低不純物濃度
部１０ａ、ｌｌａが形成されていることにより、ソース
領域１０またはドレイン領域１１の不純物濃度分布は二
段階になっており、半導体基板１との接合部では不純物
濃度部１０ａ。
１１ａを形成しない場合に比べて不純物濃度がかなり低
くなっているのがわかる。
くなっているのがわかる。
以上のように、本実施例によれば、ｐチャネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋において空乏層の広がりを抑える
ためのｎ型の高不純物濃度部１２を形成すると同時に、
ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ！のソース領域
１０及びドレイン領域１１の低不純物濃度部ｌＯａ、ｌ
ｌａを形成しているので、これらの低不純物濃度部１０
ａ、ｌｌａの接合の空乏層の幅は大きくなり、従ってこ
の分だけこれらのソース領域１０及びドレイン領域１１
の接合容量の低酸を図ることができる。しかも、これら
の低不純物濃度部１０ａ、ｌｌａは、−回のイオン注入
により高不純物濃度部１０ａ、ｌｌａと同時に形成して
いるので、工程の増加はない。
Ｆ Ｅ Ｔ Ｑ ＋において空乏層の広がりを抑える
ためのｎ型の高不純物濃度部１２を形成すると同時に、
ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ！のソース領域
１０及びドレイン領域１１の低不純物濃度部ｌＯａ、ｌ
ｌａを形成しているので、これらの低不純物濃度部１０
ａ、ｌｌａの接合の空乏層の幅は大きくなり、従ってこ
の分だけこれらのソース領域１０及びドレイン領域１１
の接合容量の低酸を図ることができる。しかも、これら
の低不純物濃度部１０ａ、ｌｌａは、−回のイオン注入
により高不純物濃度部１０ａ、ｌｌａと同時に形成して
いるので、工程の増加はない。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ｐチャネルＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｌのチャネル領域の下部に空乏層の
広がりを抑えるための高不純物濃度部１２を形成する場
合について説明したが、ｎチャネルＭＯ３ＦＥＴのチャ
ネル領域の下部に空乏層の広がりを抑えるためのＰ型の
高不純物濃度部を形成する場合にも本発明を適用するこ
とが可能である。この場合には、このｐ型の高不純物濃
度部を形成すると同時に、ＰチャネルＭＯ３ＦＥＴのソ
ース領域８及びドレイン領域９に低不純物濃度部を形成
する。また、上述の実施例においては、本発明をＣＭＯ
５ＬＳＩの製造に適用した場合について説明したが、本
発明は、バイポーラ−ＣＭＯ３ＬＳＩは勿論、一般に第
１及び第２導電型のＭｉｓトランジスタを有する各種の
半導体装置の製造に適用することが可能である。
Ｆ Ｅ Ｔ Ｑ ｌのチャネル領域の下部に空乏層の
広がりを抑えるための高不純物濃度部１２を形成する場
合について説明したが、ｎチャネルＭＯ３ＦＥＴのチャ
ネル領域の下部に空乏層の広がりを抑えるためのＰ型の
高不純物濃度部を形成する場合にも本発明を適用するこ
とが可能である。この場合には、このｐ型の高不純物濃
度部を形成すると同時に、ＰチャネルＭＯ３ＦＥＴのソ
ース領域８及びドレイン領域９に低不純物濃度部を形成
する。また、上述の実施例においては、本発明をＣＭＯ
５ＬＳＩの製造に適用した場合について説明したが、本
発明は、バイポーラ−ＣＭＯ３ＬＳＩは勿論、一般に第
１及び第２導電型のＭｉｓトランジスタを有する各種の
半導体装置の製造に適用することが可能である。
［発明の効果］
以上説明したように、本発明によれば、第１導電型のＭ
ＩＳトランジスタのチャネル領域の下部に空乏層の広が
りを抑えるための第２導電型の高不純物濃度部を形成す
ると同時に、第２導電型のＭＩＳトランジスタのソース
領域及びドレイン領域の少なくとも一部に接する低不純
物濃度部を形成しているので、第２導電型のＭＩＳトラ
ンジスタのソース領域及びドレイン領域の接合容量の低
減を図ることができ、しかも製造工程の増加もない。
ＩＳトランジスタのチャネル領域の下部に空乏層の広が
りを抑えるための第２導電型の高不純物濃度部を形成す
ると同時に、第２導電型のＭＩＳトランジスタのソース
領域及びドレイン領域の少なくとも一部に接する低不純
物濃度部を形成しているので、第２導電型のＭＩＳトラ
ンジスタのソース領域及びドレイン領域の接合容量の低
減を図ることができ、しかも製造工程の増加もない。
第１図Ａ〜第１図Ｃは本発明の一実施例によるＣＭＯ３
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図は第１図Ａ〜第１図Ｃに示す製造方法により製造さ
れたＣＭＯ３ＬＳＩにおけるｎチャネルＭＯ３ＦＥＴの
ソース領域またはドレイン領域の深さ方向の不純物濃度
分布の一例を示すグラフ、第３図Ａ〜第３図Ｃは従来の
ＣＭＯ３ＬＳＩの製造方法を工程順に説明するための断
面図である。 図面における主要な符号の説明 １：半導体基板、 ２：ｎウェル、 ３：フィールド絶
縁膜、 ５ニレジストパターン、 ６゜７：ゲート
電極、 Ｓ、ｔＯ：ソース領域、 ９１１ニドレイ
ン領域、 １０ａ、ｌｌａ：低不純物濃度部、 Ｑ＋
：ｐチャネルＭＯ３ＦＥＴ。 Ｑｚ：ｎチャネルＭＯ３ＦＥ’ｒ’。 代理人 弁理士 杉 浦 正 知 第１図Ａ −実地７列 第１図Ｂ 多Ｊ−来ノ列 第３図Ａ 渾Ｊ 第３図Ｂ 第３図Ｃ
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図は第１図Ａ〜第１図Ｃに示す製造方法により製造さ
れたＣＭＯ３ＬＳＩにおけるｎチャネルＭＯ３ＦＥＴの
ソース領域またはドレイン領域の深さ方向の不純物濃度
分布の一例を示すグラフ、第３図Ａ〜第３図Ｃは従来の
ＣＭＯ３ＬＳＩの製造方法を工程順に説明するための断
面図である。 図面における主要な符号の説明 １：半導体基板、 ２：ｎウェル、 ３：フィールド絶
縁膜、 ５ニレジストパターン、 ６゜７：ゲート
電極、 Ｓ、ｔＯ：ソース領域、 ９１１ニドレイ
ン領域、 １０ａ、ｌｌａ：低不純物濃度部、 Ｑ＋
：ｐチャネルＭＯ３ＦＥＴ。 Ｑｚ：ｎチャネルＭＯ３ＦＥ’ｒ’。 代理人 弁理士 杉 浦 正 知 第１図Ａ −実地７列 第１図Ｂ 多Ｊ−来ノ列 第３図Ａ 渾Ｊ 第３図Ｂ 第３図Ｃ
Claims (1)
- 【特許請求の範囲】 第１導電型のＭＩＳトランジスタと第２導電型のＭＩＳ
トランジスタとを有する半導体装置の製造方法において
、 上記第１導電型のＭＩＳトランジスタのチャネル領域の
下部に空乏層の広がりを抑えるための第２導電型の高不
純物濃度部を形成すると同時に、上記第２導電型のＭＩ
Ｓトランジスタの高不純物濃度のソース領域及びドレイ
ン領域の少なくとも一部に接する第２導電型の低不純物
濃度部を形成するようにしたことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289386A JP2808620B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289386A JP2808620B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134865A true JPH02134865A (ja) | 1990-05-23 |
| JP2808620B2 JP2808620B2 (ja) | 1998-10-08 |
Family
ID=17742547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289386A Expired - Fee Related JP2808620B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808620B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164062A (ja) * | 1988-12-19 | 1990-06-25 | Toshiba Corp | Ｃｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-11-16 JP JP63289386A patent/JP2808620B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164062A (ja) * | 1988-12-19 | 1990-06-25 | Toshiba Corp | Ｃｍｏｓ半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808620B2 (ja) | 1998-10-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |