JPH11330268A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11330268A JPH11330268A JP10131757A JP13175798A JPH11330268A JP H11330268 A JPH11330268 A JP H11330268A JP 10131757 A JP10131757 A JP 10131757A JP 13175798 A JP13175798 A JP 13175798A JP H11330268 A JPH11330268 A JP H11330268A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 高耐圧ＣＭＯＳＦＥＴ１６におけるチャネル
領域２８ｃおよび２８ｄの不純物濃度が低くされ、低耐
圧ＣＭＯＳＦＥＴ１４におけるチャネル領域２８ａおよ
び２８ｂの不純物濃度がそれらよりも高くされる。した
がって、高耐圧ＣＭＯＳＦＥＴ１６においてはドレイン
耐圧が高くなり、低耐圧ＣＭＯＳＦＥＴ１４においては
寄生容量が小さくなるとともに空乏層の広がりが抑えら
れる。 【効果】 高耐圧ＣＭＯＳＦＥＴ１６においては十分な
高耐圧性を得ることができ、低耐圧ＣＭＯＳＦＥＴ１４
においては動作速度を速くすることができるとともに素
子サイズを小型化できる。
領域２８ｃおよび２８ｄの不純物濃度が低くされ、低耐
圧ＣＭＯＳＦＥＴ１４におけるチャネル領域２８ａおよ
び２８ｂの不純物濃度がそれらよりも高くされる。した
がって、高耐圧ＣＭＯＳＦＥＴ１６においてはドレイン
耐圧が高くなり、低耐圧ＣＭＯＳＦＥＴ１４においては
寄生容量が小さくなるとともに空乏層の広がりが抑えら
れる。 【効果】 高耐圧ＣＭＯＳＦＥＴ１６においては十分な
高耐圧性を得ることができ、低耐圧ＣＭＯＳＦＥＴ１４
においては動作速度を速くすることができるとともに素
子サイズを小型化できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置お
よびその製造方法に関し、特にたとえば高耐圧ＣＭＯＳ
ＦＥＴ（Complementary Metal Oxide Semiconductor Fi
eld Effect Transistor ）と低耐圧ＣＭＯＳＦＥＴとが
同一基板上に混在する半導体集積回路装置およびその製
造方法に関する。
よびその製造方法に関し、特にたとえば高耐圧ＣＭＯＳ
ＦＥＴ（Complementary Metal Oxide Semiconductor Fi
eld Effect Transistor ）と低耐圧ＣＭＯＳＦＥＴとが
同一基板上に混在する半導体集積回路装置およびその製
造方法に関する。
【０００２】
【従来の技術】図７に示すこの種の従来の半導体集積回
路装置１では、低耐圧ＣＭＯＳＦＥＴ２のｐチャネル領
域２ａと高耐圧ＣＭＯＳＦＥＴ３のｐチャネル領域３ａ
とが同濃度で形成されるとともに、低耐圧ＣＭＯＳＦＥ
Ｔ２のｎチャネル領域２ｂと高耐圧ＣＭＯＳＦＥＴ３の
ｎチャネル領域３ｂとが同濃度で形成されていた。
路装置１では、低耐圧ＣＭＯＳＦＥＴ２のｐチャネル領
域２ａと高耐圧ＣＭＯＳＦＥＴ３のｐチャネル領域３ａ
とが同濃度で形成されるとともに、低耐圧ＣＭＯＳＦＥ
Ｔ２のｎチャネル領域２ｂと高耐圧ＣＭＯＳＦＥＴ３の
ｎチャネル領域３ｂとが同濃度で形成されていた。
【０００３】
【発明が解決しようとする課題】一般に、ＣＭＯＳＦＥ
Ｔのドレイン耐圧を高くしていわゆる高耐圧性を得るた
めには、チャネル領域の不純物濃度を低くする必要があ
る。一方、ＣＭＯＳＦＥＴの寄生容量を小さくして動作
速度を速くしたり、空乏層の広がりを抑えて素子サイズ
を小型化するためには、チャネル領域の不純物濃度を高
くする必要がある。しかし、従来技術では、低耐圧ＣＭ
ＯＳＦＥＴ２と高耐圧ＣＭＯＳＦＥＴ３とでチャネル領
域濃度が同じにされていたので、高耐圧ＣＭＯＳＦＥＴ
３の高耐圧性を優先してチャネル領域濃度を低くする結
果として、低耐圧ＣＭＯＳＦＥＴ２のチャネル領域濃度
も低くされていた。そのため、低耐圧ＣＭＯＳＦＥＴ２
の動作速度が遅く、また、素子サイズを小型化できない
という問題点があった。
Ｔのドレイン耐圧を高くしていわゆる高耐圧性を得るた
めには、チャネル領域の不純物濃度を低くする必要があ
る。一方、ＣＭＯＳＦＥＴの寄生容量を小さくして動作
速度を速くしたり、空乏層の広がりを抑えて素子サイズ
を小型化するためには、チャネル領域の不純物濃度を高
くする必要がある。しかし、従来技術では、低耐圧ＣＭ
ＯＳＦＥＴ２と高耐圧ＣＭＯＳＦＥＴ３とでチャネル領
域濃度が同じにされていたので、高耐圧ＣＭＯＳＦＥＴ
３の高耐圧性を優先してチャネル領域濃度を低くする結
果として、低耐圧ＣＭＯＳＦＥＴ２のチャネル領域濃度
も低くされていた。そのため、低耐圧ＣＭＯＳＦＥＴ２
の動作速度が遅く、また、素子サイズを小型化できない
という問題点があった。
【０００４】それゆえにこの発明の主たる目的は、高耐
圧ＣＭＯＳＦＥＴおよび低耐圧ＣＭＯＳＦＥＴのそれぞ
れにおいて十分な性能を得ることができるとともに素子
サイズを小型化できる、半導体集積回路装置を提供する
ことである。
圧ＣＭＯＳＦＥＴおよび低耐圧ＣＭＯＳＦＥＴのそれぞ
れにおいて十分な性能を得ることができるとともに素子
サイズを小型化できる、半導体集積回路装置を提供する
ことである。
【０００５】
【課題を解決するための手段】第１の発明は、それぞれ
が半導体基板上に作り込まれた第１のチャネル領域を有
するｎチャネルＭＯＳＦＥＴと第２のチャネル領域を有
するｐチャネルＭＯＳＦＥＴとを含む低耐圧ＣＭＯＳＦ
ＥＴと、それぞれが半導体基板上に作り込まれた第３の
チャネル領域を有するｎチャネルＭＯＳＦＥＴと第４の
チャネル領域を有するｐチャネルＭＯＳＦＥＴとを含む
高耐圧ＣＭＯＳＦＥＴとを備える、半導体集積回路装置
において、第１のチャネル領域の不純物濃度を第３のチ
ャネル領域の不純物濃度よりも高くするとともに、第２
のチャネル領域の不純物濃度を第４のチャネル領域の不
純物濃度よりも高くしたことを特徴とする、半導体集積
回路装置である。
が半導体基板上に作り込まれた第１のチャネル領域を有
するｎチャネルＭＯＳＦＥＴと第２のチャネル領域を有
するｐチャネルＭＯＳＦＥＴとを含む低耐圧ＣＭＯＳＦ
ＥＴと、それぞれが半導体基板上に作り込まれた第３の
チャネル領域を有するｎチャネルＭＯＳＦＥＴと第４の
チャネル領域を有するｐチャネルＭＯＳＦＥＴとを含む
高耐圧ＣＭＯＳＦＥＴとを備える、半導体集積回路装置
において、第１のチャネル領域の不純物濃度を第３のチ
ャネル領域の不純物濃度よりも高くするとともに、第２
のチャネル領域の不純物濃度を第４のチャネル領域の不
純物濃度よりも高くしたことを特徴とする、半導体集積
回路装置である。
【０００６】第２の発明は、第１の発明の半導体集積回
路装置の製造方法であって、異なる濃度のチャネル領域
毎に不純物を注入するようにした、半導体集積回路装置
の製造方法である。
路装置の製造方法であって、異なる濃度のチャネル領域
毎に不純物を注入するようにした、半導体集積回路装置
の製造方法である。
【０００７】
【作用】高耐圧ＣＭＯＳＦＥＴのチャネル領域濃度を低
くし、低耐圧ＣＭＯＳＦＥＴのチャネル領域濃度を高く
しているので、高耐圧ＣＭＯＳＦＥＴにおいてはドレイ
ン耐圧を高くすることができ、低耐圧ＣＭＯＳＦＥＴに
おいては寄生容量を小さくできるとともに空乏層の広が
りを抑えることができる。
くし、低耐圧ＣＭＯＳＦＥＴのチャネル領域濃度を高く
しているので、高耐圧ＣＭＯＳＦＥＴにおいてはドレイ
ン耐圧を高くすることができ、低耐圧ＣＭＯＳＦＥＴに
おいては寄生容量を小さくできるとともに空乏層の広が
りを抑えることができる。
【０００８】
【発明の効果】高耐圧ＣＭＯＳＦＥＴにおいては十分な
高耐圧性を得ることができ、低耐圧ＣＭＯＳＦＥＴにお
いては動作速度を速くすることができるとともに素子サ
イズを小型化できる。この発明の上述の目的，その他の
目的，特徴および利点は、図面を参照して行う以下の実
施例の詳細な説明から一層明らかとなろう。
高耐圧性を得ることができ、低耐圧ＣＭＯＳＦＥＴにお
いては動作速度を速くすることができるとともに素子サ
イズを小型化できる。この発明の上述の目的，その他の
目的，特徴および利点は、図面を参照して行う以下の実
施例の詳細な説明から一層明らかとなろう。
【０００９】
【実施例】図１に示すこの実施例の半導体集積回路装置
１０は、シリコン等からなるｐ型半導体基板１２上に低
耐圧ＣＭＯＳＦＥＴ１４と高耐圧ＣＭＯＳＦＥＴ１６と
を混在させたものであり、低耐圧ＣＭＯＳＦＥＴ１４を
構成するｎチャネルＭＯＳＦＥＴ１８およびｐチャネル
ＭＯＳＦＥＴ２０ならびに高耐圧ＣＭＯＳＦＥＴ１６を
構成するｎチャネルＭＯＳＦＥＴ２２およびｐチャネル
ＭＯＳＦＥＴ２４を含む。これらのＭＯＳＦＥＴ１８，
２０，２２および２４は、半導体基板１２の上部に形成
されたフィールド酸化膜２６によって互いに隔離され
る。
１０は、シリコン等からなるｐ型半導体基板１２上に低
耐圧ＣＭＯＳＦＥＴ１４と高耐圧ＣＭＯＳＦＥＴ１６と
を混在させたものであり、低耐圧ＣＭＯＳＦＥＴ１４を
構成するｎチャネルＭＯＳＦＥＴ１８およびｐチャネル
ＭＯＳＦＥＴ２０ならびに高耐圧ＣＭＯＳＦＥＴ１６を
構成するｎチャネルＭＯＳＦＥＴ２２およびｐチャネル
ＭＯＳＦＥＴ２４を含む。これらのＭＯＳＦＥＴ１８，
２０，２２および２４は、半導体基板１２の上部に形成
されたフィールド酸化膜２６によって互いに隔離され
る。
【００１０】ＭＯＳＦＥＴ１８は、半導体基板１２の上
部に形成された所定濃度のｐチャネル領域２８ａ，ｎソ
ース領域３０ａおよびｎドレイン領域３２ａならびに半
導体基板１２の上面にゲート酸化膜３４ａを介して形成
されたゲート電極３６ａを含み、ＭＯＳＦＥＴ２０は、
半導体基板１２の上部に形成された所定濃度のｎチャネ
ル領域２８ｂ，ｐソース領域３０ｂおよびｐドレイン領
域３２ｂならびに半導体基板１２の上面にゲート酸化膜
３４ｂを介して形成されたゲート電極３６ｂを含む。ま
た、ＭＯＳＦＥＴ２２は、半導体基板１２をそのまま利
用したｐチャネル領域２８ｃ，半導体基板１２の上部に
形成されたｎソース領域３０ｃおよびｎドレイン領域３
２ｃならびに半導体基板１２の上面にゲート酸化膜３４
ｃを介して形成されたゲート電極３６ｃを含み、ｐチャ
ネルＭＯＳＦＥＴ２４は、ｎチャネル領域２８ｂよりも
低濃度で半導体基板１２の上部に形成されたｎチャネル
領域２８ｄ，ｐソース領域３０ｄおよびｐドレイン領域
３２ｄならびに半導体基板１２の上面にゲート酸化膜３
４ｄを介して形成されたゲート電極３６ｄを含む。
部に形成された所定濃度のｐチャネル領域２８ａ，ｎソ
ース領域３０ａおよびｎドレイン領域３２ａならびに半
導体基板１２の上面にゲート酸化膜３４ａを介して形成
されたゲート電極３６ａを含み、ＭＯＳＦＥＴ２０は、
半導体基板１２の上部に形成された所定濃度のｎチャネ
ル領域２８ｂ，ｐソース領域３０ｂおよびｐドレイン領
域３２ｂならびに半導体基板１２の上面にゲート酸化膜
３４ｂを介して形成されたゲート電極３６ｂを含む。ま
た、ＭＯＳＦＥＴ２２は、半導体基板１２をそのまま利
用したｐチャネル領域２８ｃ，半導体基板１２の上部に
形成されたｎソース領域３０ｃおよびｎドレイン領域３
２ｃならびに半導体基板１２の上面にゲート酸化膜３４
ｃを介して形成されたゲート電極３６ｃを含み、ｐチャ
ネルＭＯＳＦＥＴ２４は、ｎチャネル領域２８ｂよりも
低濃度で半導体基板１２の上部に形成されたｎチャネル
領域２８ｄ，ｐソース領域３０ｄおよびｐドレイン領域
３２ｄならびに半導体基板１２の上面にゲート酸化膜３
４ｄを介して形成されたゲート電極３６ｄを含む。
【００１１】そして、半導体基板１２の上には、各ゲー
ト電極３６ａ〜３６ｄを覆うようにして複数のコンタク
トホール３８を有する絶縁層４０が形成され、絶縁層４
０の上面にはメタル配線４２が形成され、メタル配線４
２と各ソース領域３０ａ〜３０ｄ，ドレイン領域３２ａ
〜３２ｄおよびゲート電極３６ａ〜３６ｄのそれぞれと
がコンタクトホール３８に埋め込まれたプラグ４４を介
して導通される。
ト電極３６ａ〜３６ｄを覆うようにして複数のコンタク
トホール３８を有する絶縁層４０が形成され、絶縁層４
０の上面にはメタル配線４２が形成され、メタル配線４
２と各ソース領域３０ａ〜３０ｄ，ドレイン領域３２ａ
〜３２ｄおよびゲート電極３６ａ〜３６ｄのそれぞれと
がコンタクトホール３８に埋め込まれたプラグ４４を介
して導通される。
【００１２】以下には、図２〜図５に従って、半導体集
積回路装置１０（図１）の製造方法を説明する。なお、
図２および図３は、半導体基板１２の上部にチャネル領
域２８ａ〜２８ｄを形成する方法を示す工程図であり、
図４は、半導体基板１２の上部にフィールド酸化膜２６
を形成する方法を示す工程図であり、図５は、シリコン
基板１２上にゲート電極３６ａ〜３６ｄおよび絶縁層４
０を形成する方法を示す工程図である。
積回路装置１０（図１）の製造方法を説明する。なお、
図２および図３は、半導体基板１２の上部にチャネル領
域２８ａ〜２８ｄを形成する方法を示す工程図であり、
図４は、半導体基板１２の上部にフィールド酸化膜２６
を形成する方法を示す工程図であり、図５は、シリコン
基板１２上にゲート電極３６ａ〜３６ｄおよび絶縁層４
０を形成する方法を示す工程図である。
【００１３】まず、図２（Ａ）に示すように、シリコン
（Ｓｉ）からなるｐ型半導体基板１２の上面にシリコン
酸化膜（ＳｉＯ2 ）４６を熱酸化法によって形成し、そ
の上にシリコン窒化膜（ＳｉＮ）４８をＣＶＤ法によっ
て形成する。続いて、図２（Ｂ）に示すように、シリコ
ン窒化膜４８をパターン形成したレジスト５０でマスク
してエッチングして、チャネル領域２８ｂおよび２８ｄ
を形成すべき位置に孔５２ｂおよび５２ｄを形成し、こ
れらの孔５２ｂおよび５２ｄから半導体基板１２の上部
にリン（Ｐ）イオンを所定の条件（たとえば、加速エネ
ルギ：１５０KeV 、ドーズ量：４Ｅ１２atoms/cm2 ）で
注入する。そして、レジスト５０を除去した後、図２
（Ｃ）に示すように、別のレジスト５４で孔５２ｂ以外
の部分をマスクして、孔５２ｂから半導体基板１２の上
部にリン（Ｐ）イオンをさらに所定の条件（たとえば、
加速エネルギ：１２５KeV 、ドーズ量：１Ｅ１３atoms/
cm2）で注入する。そして、レジスト５４およびシリコ
ン窒化膜４８をエッチング除去した後、半導体基板１２
を加熱することによって、先の工程で注入したリン
（Ｐ）を熱拡散させてチャネル領域２８ｂおよび２８ｄ
を形成する。
（Ｓｉ）からなるｐ型半導体基板１２の上面にシリコン
酸化膜（ＳｉＯ2 ）４６を熱酸化法によって形成し、そ
の上にシリコン窒化膜（ＳｉＮ）４８をＣＶＤ法によっ
て形成する。続いて、図２（Ｂ）に示すように、シリコ
ン窒化膜４８をパターン形成したレジスト５０でマスク
してエッチングして、チャネル領域２８ｂおよび２８ｄ
を形成すべき位置に孔５２ｂおよび５２ｄを形成し、こ
れらの孔５２ｂおよび５２ｄから半導体基板１２の上部
にリン（Ｐ）イオンを所定の条件（たとえば、加速エネ
ルギ：１５０KeV 、ドーズ量：４Ｅ１２atoms/cm2 ）で
注入する。そして、レジスト５０を除去した後、図２
（Ｃ）に示すように、別のレジスト５４で孔５２ｂ以外
の部分をマスクして、孔５２ｂから半導体基板１２の上
部にリン（Ｐ）イオンをさらに所定の条件（たとえば、
加速エネルギ：１２５KeV 、ドーズ量：１Ｅ１３atoms/
cm2）で注入する。そして、レジスト５４およびシリコ
ン窒化膜４８をエッチング除去した後、半導体基板１２
を加熱することによって、先の工程で注入したリン
（Ｐ）を熱拡散させてチャネル領域２８ｂおよび２８ｄ
を形成する。
【００１４】続いて、図３（Ｄ）に示すように、半導体
基板１２をパターン形成したレジスト５６でマスクし
て、チャネル領域２８ａを形成すべき部分にフッ化ホウ
素（ＢＦ2 ）イオンを所定の条件（たとえば、加速エネ
ルギ：６０KeV 、ドーズ量：２Ｅ１３atoms/cm2 ）で注
入する。そして、レジスト５６およびシリコン酸化膜４
６をエッチング除去した後、図３（Ｅ）に示すように、
半導体基板１２を加熱して、先の工程で注入したフッ化
ホウ素を熱拡散させてチャネル領域２８ａを形成すると
ともに、半導体基板１２の上面に新たな酸化膜５８を形
成する。
基板１２をパターン形成したレジスト５６でマスクし
て、チャネル領域２８ａを形成すべき部分にフッ化ホウ
素（ＢＦ2 ）イオンを所定の条件（たとえば、加速エネ
ルギ：６０KeV 、ドーズ量：２Ｅ１３atoms/cm2 ）で注
入する。そして、レジスト５６およびシリコン酸化膜４
６をエッチング除去した後、図３（Ｅ）に示すように、
半導体基板１２を加熱して、先の工程で注入したフッ化
ホウ素を熱拡散させてチャネル領域２８ａを形成すると
ともに、半導体基板１２の上面に新たな酸化膜５８を形
成する。
【００１５】そして、図４（Ｆ）に示すように、酸化膜
５８の表面にシリコン窒化膜（ＳｉＮ）６０をＣＶＤ法
によって形成し、このシリコン窒化膜６０をパターン形
成したレジスト６２でマスクしてエッチングして、フィ
ールド酸化膜２６を形成すべき位置に孔６４を形成す
る。そして、レジスト６２を除去した後、図４（Ｇ）に
示すように、半導体基板１２を加熱することによって孔
６４に露出した酸化膜５８を熱酸化成長させる。その
後、図４（Ｈ）に示すように、シリコン窒化膜６０およ
びその下の酸化膜５８をエッチング除去してフィールド
酸化膜２６を形成する。
５８の表面にシリコン窒化膜（ＳｉＮ）６０をＣＶＤ法
によって形成し、このシリコン窒化膜６０をパターン形
成したレジスト６２でマスクしてエッチングして、フィ
ールド酸化膜２６を形成すべき位置に孔６４を形成す
る。そして、レジスト６２を除去した後、図４（Ｇ）に
示すように、半導体基板１２を加熱することによって孔
６４に露出した酸化膜５８を熱酸化成長させる。その
後、図４（Ｈ）に示すように、シリコン窒化膜６０およ
びその下の酸化膜５８をエッチング除去してフィールド
酸化膜２６を形成する。
【００１６】続いて、図５（Ｉ）に示すように、シリコ
ン基板１２の上面に新たな酸化膜６６を熱酸化法によっ
て形成し、その上にポリシリコン膜６８をＣＶＤ法によ
って形成し、これらをパターン形成した図示しないレジ
ストでマスクしてエッチングして、ゲート酸化膜３４ａ
〜３４ｄおよび３６ａ〜３６ｄを形成する。そして、図
５（Ｊ）に示すように、各ゲート電極３６ａ〜３６ｄを
マスクとして利用して、半導体基板１２の上部にリン
（Ｐ）イオンおよびフッ化ホウ素（ＢＦ2 ）イオンを交
互に注入し、これらを熱拡散させることによってソース
領域３０ａ〜３０ｄおよびドレイン領域３２ａ〜３２ｄ
を形成する。その後、図５（Ｋ）に示すように、シリコ
ン基板１２上に各ゲート電極３６ａ〜３６ｄを覆うよう
にして絶縁層４０をＣＶＤ法によって形成する。そし
て、図１に示すように、絶縁層４０にコンタクトホール
３８を形成してその内部にタングステン（Ｗ）等からな
るプラグ４４を埋め込み、絶縁層４０の表面に各プラグ
４４に導通するメタル配線４２を蒸着法によって形成す
る。
ン基板１２の上面に新たな酸化膜６６を熱酸化法によっ
て形成し、その上にポリシリコン膜６８をＣＶＤ法によ
って形成し、これらをパターン形成した図示しないレジ
ストでマスクしてエッチングして、ゲート酸化膜３４ａ
〜３４ｄおよび３６ａ〜３６ｄを形成する。そして、図
５（Ｊ）に示すように、各ゲート電極３６ａ〜３６ｄを
マスクとして利用して、半導体基板１２の上部にリン
（Ｐ）イオンおよびフッ化ホウ素（ＢＦ2 ）イオンを交
互に注入し、これらを熱拡散させることによってソース
領域３０ａ〜３０ｄおよびドレイン領域３２ａ〜３２ｄ
を形成する。その後、図５（Ｋ）に示すように、シリコ
ン基板１２上に各ゲート電極３６ａ〜３６ｄを覆うよう
にして絶縁層４０をＣＶＤ法によって形成する。そし
て、図１に示すように、絶縁層４０にコンタクトホール
３８を形成してその内部にタングステン（Ｗ）等からな
るプラグ４４を埋め込み、絶縁層４０の表面に各プラグ
４４に導通するメタル配線４２を蒸着法によって形成す
る。
【００１７】この実施例によれば、低耐圧ＣＭＯＳＦＥ
Ｔ１４におけるチャネル領域２８ａおよび２８ｂの不純
物濃度を高耐圧ＣＭＯＳＦＥＴ１６におけるチャネル領
域２８ｃおよび２８ｄの不純物濃度よりも高くしている
ので、高耐圧ＣＭＯＳＦＥＴ１６においては所定のドレ
イン耐圧を得ることができ、低耐圧ＣＭＯＳＦＥＴ１４
においては素子の寄生容量を小さくして動作速度を速く
することができるとともに、空乏層の拡がりを抑制して
素子サイズを小型化できる。また、チャネル領域２８ｃ
には不純物を注入せず、他のチャネル領域２８ａ，２８
ｂおよび２８ｄにはそれぞれ個別に所定濃度の不純物を
注入しているので、各チャネル領域２８ａ〜２８ｄ毎に
不純物濃度を設定できる。
Ｔ１４におけるチャネル領域２８ａおよび２８ｂの不純
物濃度を高耐圧ＣＭＯＳＦＥＴ１６におけるチャネル領
域２８ｃおよび２８ｄの不純物濃度よりも高くしている
ので、高耐圧ＣＭＯＳＦＥＴ１６においては所定のドレ
イン耐圧を得ることができ、低耐圧ＣＭＯＳＦＥＴ１４
においては素子の寄生容量を小さくして動作速度を速く
することができるとともに、空乏層の拡がりを抑制して
素子サイズを小型化できる。また、チャネル領域２８ｃ
には不純物を注入せず、他のチャネル領域２８ａ，２８
ｂおよび２８ｄにはそれぞれ個別に所定濃度の不純物を
注入しているので、各チャネル領域２８ａ〜２８ｄ毎に
不純物濃度を設定できる。
【００１８】なお、上述の実施例では、シリコン基板１
２をそのままチャネル領域２８ｃとして用いているが、
たとえば図６に示すように、シリコン基板１２に所定濃
度の不純物を注入してチャネル領域２８ｃを形成しても
よい。また、上述の実施例におけるｐ型半導体部分をｎ
型半導体とし、ｎ型半導体部分をｐ型半導体としてもよ
い。
２をそのままチャネル領域２８ｃとして用いているが、
たとえば図６に示すように、シリコン基板１２に所定濃
度の不純物を注入してチャネル領域２８ｃを形成しても
よい。また、上述の実施例におけるｐ型半導体部分をｎ
型半導体とし、ｎ型半導体部分をｐ型半導体としてもよ
い。
【図１】この発明の一実施例を示す図解図である。
【図２】半導体基板の上部にチャネル領域を形成する方
法を示す工程図である。
法を示す工程図である。
【図３】半導体基板の上部にチャネル領域を形成する方
法を示す工程図である。
法を示す工程図である。
【図４】半導体基板の上部にフィールド酸化膜を形成す
る方法を示す工程図である。
る方法を示す工程図である。
【図５】半導体基板の上にゲート電極および絶縁層を形
成する方法を示す工程図である。
成する方法を示す工程図である。
【図６】この発明の他の実施例を示す図解図である。
【図７】従来技術を示す図解図である。
１０ …半導体集積回路装置 １２ …半導体基板 １４ …低耐圧ＣＭＯＳＦＥＴ １６ …高耐圧ＣＭＯＳＦＥＴ １８，２２ …ｎチャネルＭＯＳＦＥＴ ２０，２４ …ｐチャネルＭＯＳＦＥＴ ２６ …フィールド酸化膜 ２８ａ，２８ｂ，２８ｃ，２８ｄ …チャネル領域 ３０ａ，３０ｂ，３０ｃ，３０ｄ …ソース領域 ３２ａ，３２ｂ，３２ｃ，３２ｄ …ドレイン領域 ３６ａ，３６ｂ，３６ｃ，３６ｄ …ゲート電極
Claims (3)
- 【請求項１】それぞれが半導体基板上に作り込まれた第
１のチャネル領域を有するｎチャネルＭＯＳＦＥＴと第
２のチャネル領域を有するｐチャネルＭＯＳＦＥＴとを
含む低耐圧ＣＭＯＳＦＥＴと、それぞれが前記半導体基
板上に作り込まれた第３のチャネル領域を有するｎチャ
ネルＭＯＳＦＥＴと第４のチャネル領域を有するｐチャ
ネルＭＯＳＦＥＴとを含む高耐圧ＣＭＯＳＦＥＴとを備
える、半導体集積回路装置において、 前記第１のチャネル領域の不純物濃度を前記第３のチャ
ネル領域の不純物濃度よりも高くするとともに、前記第
２のチャネル領域の不純物濃度を前記第４のチャネル領
域の不純物濃度よりも高くしたことを特徴とする、半導
体集積回路装置。 - 【請求項２】前記第３のチャネル領域および前記第４の
チャネル領域のうち前記半導体基板の導電型と同じ導電
型のチャネル領域には不純物を注入しないようにした、
請求項１記載の半導体集積回路装置。 - 【請求項３】請求項１記載の半導体集積回路装置の製造
方法であって、 異なる濃度のチャネル領域毎に不純物を注入するように
した、半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131757A JPH11330268A (ja) | 1998-05-14 | 1998-05-14 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131757A JPH11330268A (ja) | 1998-05-14 | 1998-05-14 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330268A true JPH11330268A (ja) | 1999-11-30 |
Family
ID=15065481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10131757A Withdrawn JPH11330268A (ja) | 1998-05-14 | 1998-05-14 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
| JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
-
1998
- 1998-05-14 JP JP10131757A patent/JPH11330268A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
| JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
| US8003476B2 (en) | 2003-03-20 | 2011-08-23 | Ricoh Company, Ltd. | Semiconductor device having a plurality of kinds of wells and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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