JPH0213509B2 - - Google Patents
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- Publication number
- JPH0213509B2 JPH0213509B2 JP59185953A JP18595384A JPH0213509B2 JP H0213509 B2 JPH0213509 B2 JP H0213509B2 JP 59185953 A JP59185953 A JP 59185953A JP 18595384 A JP18595384 A JP 18595384A JP H0213509 B2 JPH0213509 B2 JP H0213509B2
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- JP
- Japan
- Prior art keywords
- image signal
- correction coefficient
- digital
- storage means
- signal
- Prior art date
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- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフアクシミリ装置等の読取部における
画信号補正装置に関する。
画信号補正装置に関する。
従来例の構成とその問題点
従来のフアクシミリ装置の読取部は第１図に示
すような構成を有し、図示しないスキヤナから端
子１に入力され、且つ原稿を読取り光電変化せし
められた画信号PIXが増幅器２及びABC制御回
路６を組込んだ自動背景調整回路（ABC）９を
通つて画信号歪み補正部（VPU）８に送られ、
Ａ／Ｄ変換器（ADC）３にてアナログデイジタ
ル変換されるとともに、接続する外部メモリ
（ROM）５に予め設定されたデータと乗算処理
することにより画信号歪みを補正して出力するよ
う構成されている。ここで、上記VPU８につい
て簡単に説明すると、このVPU８はADC３とマ
ルチプレクサ（MUL）４とを組込んで成り、固
体平面走査型で読取られた画信号は通常の場合、
照明光源の不均一性、使用するレンズの特性、イ
メージセンサの感度バラツキ等の歪みの影響を受
けているため、そのまま出力すると画質の劣化を
免れず、これを補正するために用いられる回路が
VPU８である。
すような構成を有し、図示しないスキヤナから端
子１に入力され、且つ原稿を読取り光電変化せし
められた画信号PIXが増幅器２及びABC制御回
路６を組込んだ自動背景調整回路（ABC）９を
通つて画信号歪み補正部（VPU）８に送られ、
Ａ／Ｄ変換器（ADC）３にてアナログデイジタ
ル変換されるとともに、接続する外部メモリ
（ROM）５に予め設定されたデータと乗算処理
することにより画信号歪みを補正して出力するよ
う構成されている。ここで、上記VPU８につい
て簡単に説明すると、このVPU８はADC３とマ
ルチプレクサ（MUL）４とを組込んで成り、固
体平面走査型で読取られた画信号は通常の場合、
照明光源の不均一性、使用するレンズの特性、イ
メージセンサの感度バラツキ等の歪みの影響を受
けているため、そのまま出力すると画質の劣化を
免れず、これを補正するために用いられる回路が
VPU８である。
しかし、上記のような外部メモリであるROM
５を用いた従来のVPU８によると温度・経年変
化等の原因による歪み特性の変動に対応すること
ができず、予め設定したデータでは正しく補正さ
れないという不都合を生ずることとなる。
５を用いた従来のVPU８によると温度・経年変
化等の原因による歪み特性の変動に対応すること
ができず、予め設定したデータでは正しく補正さ
れないという不都合を生ずることとなる。
この問題に対する改善策として、第２図のよう
にVPU８のROM５にランダムアクセスメモリ
（RAM）１０を接続し、VPU８から出力された
画信号のレベルの大小を判定する制御信号によつ
てABC制御回路６を制御することが考えられる。
この構成だと歪み波形に対して最適なデータを
RAM１０に書込んでMUL４に出力することが
できるため、温度・経年変化等の原因による歪み
特性の変動に対応することができる。
にVPU８のROM５にランダムアクセスメモリ
（RAM）１０を接続し、VPU８から出力された
画信号のレベルの大小を判定する制御信号によつ
てABC制御回路６を制御することが考えられる。
この構成だと歪み波形に対して最適なデータを
RAM１０に書込んでMUL４に出力することが
できるため、温度・経年変化等の原因による歪み
特性の変動に対応することができる。
しかしながら、この構成だと電源投入時のシヨ
ツクにより外部メモリとして用いられたRAM１
０にランダムな値が書込まれてしまい、これによ
りVPU８に入力される補正係数が正確な値とな
らず、VPU８からのABC制御信号（オーバーフ
ロー信号（OVF））に不正動作が生じ、VPU８
による歪み補正が不安定となる。
ツクにより外部メモリとして用いられたRAM１
０にランダムな値が書込まれてしまい、これによ
りVPU８に入力される補正係数が正確な値とな
らず、VPU８からのABC制御信号（オーバーフ
ロー信号（OVF））に不正動作が生じ、VPU８
による歪み補正が不安定となる。
発明の目的
本発明は、上記のような従来技術の欠点を解消
するものであつて、電源投入時においても常に
RAMに最適な補正係数を書込むことができ、オ
ーバフロー信号（OVF）の不正動作を防止し、
歪み波形が変化しても正確な補正処理を行うこと
のできる画信号補正装置を提供することを目的と
する。
するものであつて、電源投入時においても常に
RAMに最適な補正係数を書込むことができ、オ
ーバフロー信号（OVF）の不正動作を防止し、
歪み波形が変化しても正確な補正処理を行うこと
のできる画信号補正装置を提供することを目的と
する。
発明の構成
本発明は、上記目的を達成するために、スキヤ
ナから入力されるアナログ画信号を減衰する減衰
器とこの減衰器の減衰比を制御する制御手段とか
ら成る自動背景調整回路と、この自動背景調整回
路から出力されたアナログ画信号をデイジタル画
信号に変換するＡ／Ｄ変換器と画信号歪み補正を
行なうための補正係数を算出する補正係数演算手
段と前記Ａ／Ｄ変換器から出力されたデイジタル
画信号と前記補正係数とを演算し、画信号歪み補
正を施したデイジタル画信号を出力するデイジタ
ル演算手段とから成る画信号歪み補正部と、前記
補正係数演算手段によつて算出される補正係数を
読み込み記憶し、前記スキヤナからの画信号の出
力と同期して前記補正係数を読み出して前記デイ
ジタル演算手段に入力する書き換え可能な記憶手
段と、前記記憶手段の初期値を予め格納し、前記
デイジタル演算手段が前記補正係数を前記記憶手
段に算出する前に前記記憶手段に前記初期値を出
力するバツフアとを有し、前記デイジタル演算手
段から出力されるデイジタル画信号のレベルの大
小を判定する制御信号により前記減衰器の減衰比
を制御することを特徴とするものである。
ナから入力されるアナログ画信号を減衰する減衰
器とこの減衰器の減衰比を制御する制御手段とか
ら成る自動背景調整回路と、この自動背景調整回
路から出力されたアナログ画信号をデイジタル画
信号に変換するＡ／Ｄ変換器と画信号歪み補正を
行なうための補正係数を算出する補正係数演算手
段と前記Ａ／Ｄ変換器から出力されたデイジタル
画信号と前記補正係数とを演算し、画信号歪み補
正を施したデイジタル画信号を出力するデイジタ
ル演算手段とから成る画信号歪み補正部と、前記
補正係数演算手段によつて算出される補正係数を
読み込み記憶し、前記スキヤナからの画信号の出
力と同期して前記補正係数を読み出して前記デイ
ジタル演算手段に入力する書き換え可能な記憶手
段と、前記記憶手段の初期値を予め格納し、前記
デイジタル演算手段が前記補正係数を前記記憶手
段に算出する前に前記記憶手段に前記初期値を出
力するバツフアとを有し、前記デイジタル演算手
段から出力されるデイジタル画信号のレベルの大
小を判定する制御信号により前記減衰器の減衰比
を制御することを特徴とするものである。
実施例の説明
以下本発明の一実施例を図面の第３図を参照し
ながら説明する。第３図に示すフアクシミリ装置
の画信号補正装置において、１１は画信号PIXを
図示しないスキヤナから入力する信号入力端子で
あり、入力された画信号PIXは抵抗器R11，R12の
抵抗値によつて決定される変換率をもつて増幅器
１２によつて増幅される。トランジスタTR11は
可変インピーダンスとして抵抗器R13との抵抗比
で減衰器となるものである。この減衰器は抵抗比
により減衰比を制御し、画信号PIXを一定にさせ
るものである。１６はコンデンサC11に電荷をチ
ヤージしてトランジスタTR11のゲート電圧を変
化させるか否かを判定するABC制御回路、１３
はアナログ−デイジタル変換器（ADC）であつ
て、自動背景調整回路１９は上記したような増幅
器１２、ABC制御回路１６、抵抗器R11，R12，
R13及びコンデンサC11より構成されている。１８
は画信号歪み補正部（VPU）であり、これはア
ナログ−デイジタル変換器（ADC）１３、画信
号歪みを補正すべく外部メモリーRAM１５から
の補正値と乗算処理するためのマルチプレクサ
（MUL）１４及び歪み補正係数を収納するROM
２０より構成され、バツフア（BUFF）２２で補
正された画信号PIXは出力端子１７より出力され
るようになつている。バツフア２２はRAM１５
に初期値を書き込むためのものであり、２３は
RAM１５又はバツフア２２のいずれか一つを択
一的に選択する制御信号（※RAME）をなして
いる。２４はRAM１５へのライトリード信号
（※RAMW）、２５はABC制御回路OVFである。
ながら説明する。第３図に示すフアクシミリ装置
の画信号補正装置において、１１は画信号PIXを
図示しないスキヤナから入力する信号入力端子で
あり、入力された画信号PIXは抵抗器R11，R12の
抵抗値によつて決定される変換率をもつて増幅器
１２によつて増幅される。トランジスタTR11は
可変インピーダンスとして抵抗器R13との抵抗比
で減衰器となるものである。この減衰器は抵抗比
により減衰比を制御し、画信号PIXを一定にさせ
るものである。１６はコンデンサC11に電荷をチ
ヤージしてトランジスタTR11のゲート電圧を変
化させるか否かを判定するABC制御回路、１３
はアナログ−デイジタル変換器（ADC）であつ
て、自動背景調整回路１９は上記したような増幅
器１２、ABC制御回路１６、抵抗器R11，R12，
R13及びコンデンサC11より構成されている。１８
は画信号歪み補正部（VPU）であり、これはア
ナログ−デイジタル変換器（ADC）１３、画信
号歪みを補正すべく外部メモリーRAM１５から
の補正値と乗算処理するためのマルチプレクサ
（MUL）１４及び歪み補正係数を収納するROM
２０より構成され、バツフア（BUFF）２２で補
正された画信号PIXは出力端子１７より出力され
るようになつている。バツフア２２はRAM１５
に初期値を書き込むためのものであり、２３は
RAM１５又はバツフア２２のいずれか一つを択
一的に選択する制御信号（※RAME）をなして
いる。２４はRAM１５へのライトリード信号
（※RAMW）、２５はABC制御回路OVFである。
上記のように構成された画信号補正装置の動作
は下記の通りである。即ち、まず※RAMW信号
２４を“Ｌ”レベルとしてRAM１５を書き込み
可能状態とした上で、※RAME信号２３を“Ｈ”
レベルとしてバツフア２２を通して初期値を
RAM１５に書き込んだ後に※RAMW信号２４
を“Ｈ”レベル※RAM信号２３を“Ｌ”レベル
とする。そこで白板を走査した画信号PIXが入力
端子１１から入力されると、抵抗器R11，R12の
比に応じて増幅器１２で増幅され更にADC１３
にてデイジタル変換されてデイジタル信号として
マルチプレクサ１４に送られる。これと同時に前
記処理によつて書き込まれた初期値がRAM１５
から読み出され、マルチプレクサ１４にてデイジ
タル信号PIXと初期値が乗算処理される。そこで
OVF信号２５が“Ｈ”レベル（例えば画信号の
ピーク値が5V）となるようにABC制御回路１６
はトランジスタTR11のゲート電圧を可変にして
いく。OVF信号２５が“Ｈ”レベルとなつた時
のトランジスタTR11のゲート電圧はそのまま保
持され、その状態にて※RAMW信号２４を
“Ｌ”レベルとしてRAM１５を再度書き込み可
能状態とする。ここで次に白板を走査した画信号
PIXはADC１３でデイジタル信号に変換され、
ROM２０で該当する歪み補正係数を算出して
RAM１５に収納する。以上の処理は１ラインの
画信号全てについて行われる。この処理後、※
RAMW信号２４は、“Ｈ”レベルとなる。
は下記の通りである。即ち、まず※RAMW信号
２４を“Ｌ”レベルとしてRAM１５を書き込み
可能状態とした上で、※RAME信号２３を“Ｈ”
レベルとしてバツフア２２を通して初期値を
RAM１５に書き込んだ後に※RAMW信号２４
を“Ｈ”レベル※RAM信号２３を“Ｌ”レベル
とする。そこで白板を走査した画信号PIXが入力
端子１１から入力されると、抵抗器R11，R12の
比に応じて増幅器１２で増幅され更にADC１３
にてデイジタル変換されてデイジタル信号として
マルチプレクサ１４に送られる。これと同時に前
記処理によつて書き込まれた初期値がRAM１５
から読み出され、マルチプレクサ１４にてデイジ
タル信号PIXと初期値が乗算処理される。そこで
OVF信号２５が“Ｈ”レベル（例えば画信号の
ピーク値が5V）となるようにABC制御回路１６
はトランジスタTR11のゲート電圧を可変にして
いく。OVF信号２５が“Ｈ”レベルとなつた時
のトランジスタTR11のゲート電圧はそのまま保
持され、その状態にて※RAMW信号２４を
“Ｌ”レベルとしてRAM１５を再度書き込み可
能状態とする。ここで次に白板を走査した画信号
PIXはADC１３でデイジタル信号に変換され、
ROM２０で該当する歪み補正係数を算出して
RAM１５に収納する。以上の処理は１ラインの
画信号全てについて行われる。この処理後、※
RAMW信号２４は、“Ｈ”レベルとなる。
この処理は白板を走査した画信号２ライン分で
行われる。その後、原稿を走査した画信号PIXは
自動背景調整回路１９を通り、ADC１３でデイ
ジタル変換されてマルチプレクサ１４へ送られ
る。これと同時にRAM１５から前記処理にて書
き込まれた補正係数が読み出され、マルチプレク
サ１４にて乗算されて画信号歪みが除去される。
行われる。その後、原稿を走査した画信号PIXは
自動背景調整回路１９を通り、ADC１３でデイ
ジタル変換されてマルチプレクサ１４へ送られ
る。これと同時にRAM１５から前記処理にて書
き込まれた補正係数が読み出され、マルチプレク
サ１４にて乗算されて画信号歪みが除去される。
なお、OVF信号２５はADC１３に最適な入力
画信号を与えるためにMUL１４から出力された
デイジタル画信号のレベルの大小により、自動背
景調整回路１９の減衰器の減衰比を制御するもの
である。
画信号を与えるためにMUL１４から出力された
デイジタル画信号のレベルの大小により、自動背
景調整回路１９の減衰器の減衰比を制御するもの
である。
発明の効果
本発明によれば、外部RAMに初期値を設定す
ることにより、電源投入時においてもランダムな
値がRAMに書込まれずに、常に正確なオーバー
フロー信号（OVF）を出力させることができる。
その結果、フアクシミリ読取部で発生する画信号
歪みを正しく補正することができ、特に歪み特性
が何らの原因によつて変化した場合にもそれに対
応した適切な補正値によつて的確な歪み補正をな
すことができ、フアクシミリ装置等における伝送
性能を著しく改善することができる。
ることにより、電源投入時においてもランダムな
値がRAMに書込まれずに、常に正確なオーバー
フロー信号（OVF）を出力させることができる。
その結果、フアクシミリ読取部で発生する画信号
歪みを正しく補正することができ、特に歪み特性
が何らの原因によつて変化した場合にもそれに対
応した適切な補正値によつて的確な歪み補正をな
すことができ、フアクシミリ装置等における伝送
性能を著しく改善することができる。
第１図、第２図はフアクシミリ装置における画
信号歪み補正装置の従来の構成を示すブロツク
図、第３図は本発明の一実施例によるフアクシミ
リ装置画信号歪み補正装置を示すブロツク図であ
る。 １１……画信号入力端子、１２……増幅器、１
３……Ａ／Ｄ変換器、１４……マルチプレクサ
（MUL）、１５……外部メモリーRAM、１６…
…自動背景調整回路、１７……画信号出力端子、
１８……画信号歪み補正部（VPU）、２０……補
正係数収納部ROM、２２……初期値設定用バツ
フア、２３……RAM／バツフアセレクト信号、
２４……RAMライトリード信号、２５……OVF
信号。
信号歪み補正装置の従来の構成を示すブロツク
図、第３図は本発明の一実施例によるフアクシミ
リ装置画信号歪み補正装置を示すブロツク図であ
る。 １１……画信号入力端子、１２……増幅器、１
３……Ａ／Ｄ変換器、１４……マルチプレクサ
（MUL）、１５……外部メモリーRAM、１６…
…自動背景調整回路、１７……画信号出力端子、
１８……画信号歪み補正部（VPU）、２０……補
正係数収納部ROM、２２……初期値設定用バツ
フア、２３……RAM／バツフアセレクト信号、
２４……RAMライトリード信号、２５……OVF
信号。
Claims (1)
- １ スキヤナから入力されるアナログ画信号を減
衰する減衰器とこの減衰器の減衰比を制御する制
御手段とから成る自動背景調整回路と、この自動
背景調整回路から出力されたアナログ画信号をデ
イジタル画信号に変換するＡ／Ｄ変換器と画信号
歪み補正を行なうための補正係数を算出する補正
係数演算手段と前記Ａ／Ｄ変換器から出力された
デイジタル画信号と前記補正係数とを演算し、画
信号歪み補正を施したデイジタル画信号を出力す
るデイジタル演算手段とから成る画信号歪み補正
部と、前記補正係数演算手段によつて算出される
補正係数を読み込み記憶し、前記スキヤナからの
画信号の出力と同期して前記補正係数を読み出し
て前記デイジタル演算手段に入力する書き換え可
能な記憶手段と、前記記憶手段の初期値を予め格
納し、前記デイジタル演算手段が前記補正係数を
前記記憶手段に算出する前に前記記憶手段に前記
初期値を出力するバツフアとを有し、前記デイジ
タル演算手段から出力されるデイジタル画信号の
レベルの大小を判定する制御信号により前記減衰
器の減衰比を制御することを特徴とする画信号補
正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185953A JPS6163162A (ja) | 1984-09-04 | 1984-09-04 | 画信号補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185953A JPS6163162A (ja) | 1984-09-04 | 1984-09-04 | 画信号補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163162A JPS6163162A (ja) | 1986-04-01 |
| JPH0213509B2 true JPH0213509B2 (ja) | 1990-04-04 |
Family
ID=16179762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185953A Granted JPS6163162A (ja) | 1984-09-04 | 1984-09-04 | 画信号補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163162A (ja) |
-
1984
- 1984-09-04 JP JP59185953A patent/JPS6163162A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6163162A (ja) | 1986-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |