JPH02136939A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１チツプの半導体集積回路からなるマイク
ロコンピュータなどのデータ処理装置に関する。

〔従来の技術〕

■チップの半導体集積回路で構成されるマイクロコンピ
ュータ（以下１チツプマイコンという）には、所定時間
内に正常な動作が行われるか否かの動作時間の監視手段
としてウォッチドッグタイマ（ｗａｔｃｈ　ｄｏｇ　ｔ
ｉｍｅｒ：以下ＷＤＴという）が設置されている。

このＷＤＴには、第３図に示すように、１チツプマイコ
ンのシステムにプリセットおよびオーツへ−フロー可能
なカウンタとして、直列に接続された複数のフリップフ
ロップ回路（Ｄ−ＦＦ）２．．２□　・・・２ｎが設置
されている。初段のＤ−ＦＦ２＋にはクロックパルスＣ
ＬＫが入力され、最終段のＤ−Ｆ　Ｆ　２゜からオーバ
ーフロー出力Ｃ０が取り出される。

１チツプマイコンでは一定の時間内に処理可能なプログ
ラムが作成されることに対応し、ＷＤＴでは、このプロ
グラムが正常に実行される時間内ではそのＷＤＴがオー
バーフロー出力Ｃ８を生じない一定時間に設定されてい
る。

したがって、１チツプマイコンのシステムでは、一つの
プログラムが正常に実行された場合には、その実行終了
時にリセット信号Ｒ８が得られ、このリセット信号Ｒ８
がＷＤＴの各Ｄ−ＦＦ２１〜２、のりセット人力Ｒに加
えられ、プログラムが所定時間に終了した場合には、Ｄ
−ＦＦ２．〜２、、はプリセットされる。

そして、プログラムが正常な時間内に終了しない場合に
は、リセット信号Ｒ８が得られないので、。

ＷＤＴのプリセットが遅れ、その間にＶＤＴにオーバー
フロー出力Ｃ８が生じる。そこで、このオーバ−フロー
出力Ｃ８を１チンブマイコンのシステム側で検知するこ
とで、システムに異常が生じたことを告知し、たとえば
、インターラブドルーチンプログラムの実行や、システ
ムの初期化の実行などが取られる。

〔発明が解決しようとする課題〕

このようなＷＤＴでは、プログラムの実行と直接関係し
たソフｈ　”＞　エアでのリセット信号が形成されてお
り、プログラム動作に対応したＷＤＴリセット指令が必
要であり、場合によってはソフトウェアやハードウェア
の開発上、それが障害となることがある。

そこで、この発明は、ハードウェア側でのリセット信号
によってもＷＤＴのプリセットを可能にしたデータ処理
装置の提供を目的とする。

〔課題を解決するための手段〕

この発明のデータ処理装置は、プログラムが所定時間内
で実行されているか否かを判別するウォッチトングタイ
マを備えたデータ処理装置において、正常なプログラム
動作の実行時の第１のリセット信号とは別に第２のリセ
ット信号を発生するリセット信号発生手段を設置し、第
１および第２のリセット信号をＯＲ回路を通して前記ウ
ォッチドッグタイマのりセット入力に加えるようにした
ものである。

〔作　　用〕

このようにすれば、プログラムの実行によって得られる
第１のリセット信号とは別に、ハードウェアで構成され
たリセット信号発生手段からの第２のリセット信号が得
られる。第１および第２のリセット信号は、ＯＲ回路を
通してＷＤＴのリセット入力に加えられており、ＷＤＴ
に設定された一定時間内であれば、第１または第２のリ
セット信号によってＷＤＴをプリセットすることができ
るのである。

〔実　施　例〕

第１図は、この発明のデータ処理装置の実施例を示す。

この実施例は、ビデオテープレコーダなどを遠隔操作す
るために用いられるリモコン用エンコーダに設置された
データ処理装置を示している。そして、データ処理装置
は１チツプマイコンで構成され、その内部にＶＤＴ２が
設置されている。ＶＤＴ２には、プリセットおよびオー
バーフロー可能なカウンタが用いられており、直列に接
続された複数のフリップフロップ回路（Ｄ−ＦＦ）２．
．２□　・・・２．、が設置されている。各Ｄ−ＦＦ２
１〜２７の段数は、処理すべきプログラムの処理時間に
対応して設定される。そして、初段のＤ−ＦＦ２．には
クロックパルスＣＬＫが入力され、最終段のＤ−ＦＦ２
．からオーバーフロー出力Ｃ，が取り出される。

このＶＤＴ２に対する第１のリセット信号発生手段とし
てシステムの中枢を成す読出し専用のメモリ（ＲＯＭ）
４が設置されている。ＲＯＭ４には、システムにおける
プログラムなどが記憶されており、そのプログラムを実
行するために必要なデータアドレスを指定するアドレス
人力部には、ページアドレスレジスタ（ＰＡ）６および
プログラムカウンタ（ＰＣ）８が設置され、必要なコー
ドを読み出すためのアドレスの指定がこれらＰＡ６、Ｐ
ＣＢを以て行われる。そして、ＰＡ６およびＰＣＢには
、プリセットするための共通のリセット回路１０が設置
され、リセット回路１０に対する外部からのリセット信
号Ｒ０またはＶＤＴ２からのオーバーフロー信号Ｃ８が
ＯＲ回路１２を介して加えられている。

また、ＲＯＭ４のデータ出力側には、インストラクショ
ンデコーダ１４が設置され、指定されたアドレスから読
み出されたデータＤ、、、第１０すセット信号Ｒ１、そ
の他の制御信号に７が出力される。

制御信号に７は、ハードウェアで構成される第２のリセ
ット信号発生手段として設置されたキャリアジェネレー
タ１６に加えられ、キャリアジェネレータ１６では、リ
モコンにおけるデータをキャリア信号によって表すエン
コード信号Ｅ。とともに、ＷＤＴ２をプリセットするた
めの第２のリセット信号Ｒ２が形成される。

各リセット信号Ｒ，，Ｒ，は、ＯＲ回路１８を通じてＷ
ＤＴ２の各Ｄ−ＦＦ２．〜２アのリセット人力Ｒに加え
られている。

このような構成によれば、キャリアジェネレータ１６か
ら第２図のＢに示すように、リセット信号Ｒｔが発生し
、第２図のＡに示すプログラムの実行によって得られる
リセット信号Ｒ３とは別にＯＲ回路１８を通じてＷＤＴ
２のリセット人力Ｒに加えられる。したがって、ＷＤＴ
２に設定されている所定時間内であれば、キャリアジェ
ネレータ１６からのリセット信号Ｒ２によってＷＤＴ２
のプリセットが行われることになる。そこで、実施例で
は、リセット信号Ｒ９をＯＲ回路１８を通してＷＤＴ２
に加えているが、ＷＤＴ２のプリセットに対するソフト
ウェア側のリセット信号Ｒ。

は任意である。

そして、この実施例では、キャリアジェネレータ１６に
はインストラクションデコーダ１４からの制御信号に、
　、Ｋ、　、Ｋ３、Ｋ、　　・・・によって出力の発生
開始、その終了が指定され、第２図のＣに示すように、
伝送すべきデータを表すエンコード信号Ｅ０が形成され
ている。エンコード信号Ｅ０に含まれる規則性を持つパ
ルスは、データ搬送媒体としてのキャリア信号ＣＰを表
している。

このように１チツプマイコンにおいて、プログラムが一
定時間に実行されたか否かを監視するために設置された
ＷＤＴ２のプリセットは、ソフトウェア側のリセット信
号Ｒ１とは別に、ハードウェア側で発生させたリセット
信号Ｒ２によっても行うことができる。たとえば、ハー
ドウェア側で一定時間にリセット信号Ｒ２が出力される
条件下では、ソフトウェア側でのリセット信号Ｒ，は不
要となり、正常なプログラムの実行動作において、ＷＤ
Ｔ２をプリセットすることができる。

〔発明の効果〕

以上説明したように、この発明によれば、プログラムの
実行によって得られる第１のリセット信号とは別に、ハ
ードウェアで構成されるリセット信号発生手段によって
第２のリセット信号を形成し、第１または第２のリセッ
ト信号によってウォッチドッグタイマをプリセットする
ことができ、ソフトウェアの開発や制御システムの開発
の自由度を拡大することができる。

【図面の簡単な説明】 第１図はこの発明のデータ処理装置の実施例を示すブロ
ック図、第２図は第１図に示したデータ処理装置の動作
を示す図、第３図は従来のデータ処理装置におけるウォ
ッチドッグタイマを示すブロック図である。 ２・・・ウォッチドッグタイマ ４・・・メモリ（第１のリセット信号発生手段）１６・
・・キャリアジェネレータ（第２のリセット信号発生手
段） １８・・・ＯＲ回路

Claims (1)

1. 【特許請求の範囲】 プログラムが所定時間内で実行されているか否かを判別
   するウォッチドッグタイマを備えたデータ処理装置にお
   いて、 正常なプログラム動作の実行時の第１のリセット信号と
   は別に第２のリセット信号を発生するリセット信号発生
   手段を設置し、第１および第２のリセット信号をＯＲ回
   路を通して前記ウォッチドッグタイマのリセット入力に
   加えるようにしたデータ処理装置。