JPH04151706A

JPH04151706A - Ｃｐｕリセット回路

Info

Publication number: JPH04151706A
Application number: JP2275192A
Authority: JP
Inventors: Koichi Tsuzaki; 津崎　功一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-16
Filing date: 1990-10-16
Publication date: 1992-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕中央処理装置（ＣＰＵ）の機能を一次的に停止するため
のＣＰＵリセット回路に関し、ＣＰＵの処理を一定の周
期で断続的に行うＣＰＵにおいて、不要な処理を行うと
き、ＣＰＵを停止させることによって低消費電力化を実
現し、プログラムの暴走抑制を可能にするとともに、処
理動作に復帰する際に外部制御を必要としない、ＣＰＵ
リセ・７ト回路を提供することを目的とし、一定の周期
で断続的に処理を行う中央処理装置（ＣＰＵ）において
、このＣＰＵにおける処理の終了時リセットパルスを発
生する自己リセット発生部と、このリセットパルスの発
生時一定時間長の自己リセット信号を発生するリセット
タイマ制御部とを備え、該この自己リセット信号に応し
てＣＰＵの機能を停止するようにしたことによって構成
される。

〔産業上の利用分野］本発明は、中央処理装置（ＣＰＵ）の機能を−次的に停
止するためのＣＰｔＪリセント回路に関するものである
。

近年において、システムの小型化、低消費電力化が要求
されるようになっている。特に処理を一定周期で断続的
に行うＣＰＵにおいては、不要な処理を行うＣＰＵの動
作を停止させることによって、低消費電力化を図るとと
もに、プログラムの暴走抑制等を行うことが要望されて
いる。

〔従来の技術］従来、ＣＰＵが間欠的に動作を行うシステムにおいては
、ブランチヒアによって動作させる方法が一般的であっ
た。

第５図は、ブランチヒアの制御を示したものである。

ブランチヒアの状態においては、ＣＰＵは外部制御信号
が入力されたか否かを判断して、外部制御信号が入力さ
れたときは、指定された処理を実行するが、外部制御信
号が入力されないときは、それが入力されるまで、同じ
命令を繰り返し待っている状態になっている。

従って、ブランチヒアの状態では、ＣＰＵは常乙こ動作
中になっている。

また、ＣＰＵが間欠的に動作を行うシステムにおける他
のＣＰＵの制御方法として、必要がないとき、ＣＰＵの
機能を停止させておく方法も用いられている。

［発明が解決しようとする課Ｂ］ＣＰＩＪが間欠的に動作を行うシステムにおいて、ブラ
ンチヒアによって動作させる場合には、ＣＰＵは常に動
作中であるため、消費電力を抑えることができないとい
う問題がある。例えばＣＰＵが外部制御信号に応じてプ
ログラムＲＯＭにアクセスしてプログラムを読み出すよ
うな場合に、このような状態となる。またこの場合はＣ
ＰＵが常に動作中となるため、メモリエラー等によるプ
ログラムの暴走を生じることがあるという問題がある。

一方、不要な場合、ＣＰＵの機能を停止させる方法では
、上記のような問題は発生しないが、処理動作に復帰す
る際には、外部からなんらかの制御を行うことが必要に
なるという問題がある。

本発明はこのような従来技術の課題を解決しようとする
ものであって、ＣＰＵの処理を一定の周期で断続的に行
うＣＰＵにおいて、不要な処理を行うとき、ＣＰＵを停
止させることによって低消費電力化を実現し、プログラ
ムの暴走抑制を可能にするとともに、処理動作に復帰す
る際に外部制御を必要としない、ＣＰＵリセット回路を
提供することを目的としている。

（課題を解決するための手段〕第１図は本発明の原理的構成を示したものである。

本発明のＣＰＵリセット回路は、一定の周期で断続的に
処理を行う中央処理装置（ＣＰＵ）１において、自己リ
セット発生部２を設けて、このＣＰｔＪｌにおける処理
の終了時リセットパルスを発生し、リセットタイマ制御
部３を設けて、このリセットパルスの発生時一定時間長
の自己リセント信号を発生して、この自己リセット信号
に応じてＣＰｔＪ　１の機能を停止させるようにしたも
のである。

また本発明のＣＰＵリセット回路は、この場合、自己リ
セント発生部２が、ＣＰＵＩからの特定のアドレスに応
じて上述のリセットパルスを発生するようにしたもので
ある。

〔作用］自己リセット発生部２によって、ＣＰＵＩにおける処理
の終了時リセットパルスを発生し、リセットタイマ制御
部３によって、このリセットパルスの発生時一定時間長
の自己リセット信号を発生して、この自己リセット信号
に応してＣＰＵＩの機能を停止させるようにしたので、
ＣＰＵの処理を一定の周期で断続的に行う際に、不要な
処理を行うときＣＰＵを停止させることによって低消費
電力化を実現し、プログラムの暴走抑制を可能にすると
ともに、処理動作に復帰する際に外部制御を必要としな
い。

またこの場合、上述のリセットパルスの発生は、自己リ
セット発生部２が、ＣＰＵＩからの特定のアドレスの発
生に応じて、行うことができる。

［実施例］第２図は、本発明の一実施例を示したものであって、１
は中央処理装置（ＣＰＵ）、２はＣＰＵ１の処理が終了
したときリセット信号を発生する自己リセット発生部、
３はリセット信号を一定の時間長に引き延ばすリセット
タイマ制御部、４はパワーオンリセット　エラーアラー
ム等の外部リセット信号を発生する外部リセット発生部
、５はリセットタイマ制御部３の出力と外部リセント発
生部４の出力との論理和の出力を発生するオア回路であ
る。

ＣＰＵＩは、その処理が終了したとき、アドレスバス（
ＡＤＲＥＳＳ　　Ｂｕｓ）に特定のアドレスを発生する
。自己リセット発生部は、このアドレスに応じてリセッ
トパルスを出力する。リセットタイマ制御部３は、この
リセットパルスが発生したとき、ある一定時間長の自己
リセット信号を発生する。

一方、外部リセット発生部４は、従来のリセット信号発
生部と同様に、電源投入時のパワーオンリセント信号や
、エラー発生時のエラーリセット信号を発生する。

オア回路５は、リセットタイマ制御部３からの自己リセ
ット信号と、外部リセット発生部４がらのパワーオンリ
セット信号やエラーリセット信号との論理和を求めて、
この論理和の出力をＣＰＵ１のリセフト（ＲＥＳＥＴ）
入力とボルト（ＨＡＬＴ）入力に与える。

従ってＣＰＵＩは、その処理の終了ごとにリセットされ
てその機能を停止する。

第３図は本発明のＣＰＵリセット回路の動作タイミング
を示したものであって、ＣＰＵＩからのリセットパルス
と、リセットタイマ制御部３から入力される自己リセッ
ト信号とを示している。

第３図に示されるように、ＣＰＵＩからのりセントパル
スは、リセットタイマ制御部３によって、一定の時間長
に引き延ばされて、自己リセット信号を発生する。

ＣＰＵＩは、自己リセット信号の発生時には停止し、自
己リセット信号が消滅したとき処理を再開し、処理が終
了すれば、また自己リセット信号によって停止する。

このような動作を一定周期で繰り返し行うことによって
、ＣＰＵの処理終了時には、ＣＰＵＩは常に動作停止状
態となる。従ってＣＰＵＩの低消費電力化を実現し、プ
ログラムの暴走を抑制することができるとともに、処理
の開始時、外部から制御信号を与える必要なく、処理を
開始することができる。

第４図は本発明の具体的構成例を示したものであって、
第２図におけると同じものを同じ番号で示し、６はアド
レスを解読してリセットパルスを発生するデコーダ、７
はリセットパルスを一定時間長に引き延ばすカウンタ、
８はアンド回路である。

ＣＰＵＩはその処理が終了したとき、特定のアドレスを
発生する。デコーダ６はこのアドレスをデコードして、
リセットパルスを発生する。リセットパルスは反転され
て、カウンタ７のクリア人力ＣＬＲに加えられる。カウ
ンタ７は、クリア入力ＣＬＲにローレベルのパルスを与
えられたときクリアされて、クロックＣＰＵＣＬＫのカ
ウントを開始する。

カウンタ７は所定数をカウントしたとき、出力を発生す
る。この出力は、反転されてカウンタ７のイネーブル入
力に加えられるので、カウンタ７は動作を停止して、こ
の出力状態を保持する。

カランタフの出力は反転されて自己リセット信号として
、パワーオンリセット信号およびエラーリセット信号と
ともに、アンド回路８を経てＣＰＵ１のリセット人力Ｒ
ＥＳＥＴとホルト入力ＨＡＬＴに与えられる。

パワーオンリセント信号、エラーリセット信号および自
己リセット信号は、通常はハイレベルであって、リセッ
ト時のみローレベルとなる信号であり、いずれかが発生
したとき、アンド回路８を経て、ローレベルの信号がＣ
ＰＵＩに加えられる。

ＣＰＵＩは、ローレベルの信号をリセット入力とボルト
入力に加えられたとき、その信号の継続中、動作を停止
する。

従って第２図の回路によれば、ＣＰＵＩの動作終了時、
カウンタ７で定まる一定時間、ＣＰＵ　１の動作を停止
させることができる。

［発明の効果〕以上説明したように本発明によれば、ＣＰｔＪが間欠的
に動作を行うシステムにおいて、不要な処理を行うとき
、ＣＰＵを停止させるようにしたので、低消費電力化を
実現し、プログラムの暴走抑制を可能にするとともに、
処理動作に復帰する際に、外部制御を必要としない。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は本発明のＣＰＵリセット
回路の動作タイミングを示す図、第４図は本発明の具体
的構成例を示す図、第５図はブランチヒアの制御を示す
図である。１は中央処理装置（ＣＰｔＪ）　、２は自己リセ・ット
発生部、３はリセントタイマ制御部である。本発明の原理的構成を示す図第１図ブランチヒアの制御を示す図第５図Ｊ−ミ

Claims

【特許請求の範囲】

（１）一定の周期で断続的に処理を行う中央処理装置（
以下ＣＰＵと略す）（１）において、該ＣＰＵ（１）における処理の終了時リセットパルスを
発生する自己リセット発生部（２）と、該リセットパル
スの発生時一定時間長の自己リセット信号を発生するリ
セットタイマ制御部（３）とを備え、該自己リセット信号に応じて前記ＣＰＵ（１）の機能を
停止するようにしたことを特徴とするＣＰＵリセット回
路。
（２）前記自己リセット発生部（２）が、ＣＰＵ（１）
からの特定のアドレスに応じて前記リセットパルスを発
生することを特徴とする請求項第１項記載のＣＰＵリセ
ット回路。