JPH0213855B2

JPH0213855B2 -

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Publication number: JPH0213855B2
Application number: JP57180501A
Authority: JP
Inventors: Akihiko Yagi
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1982-10-14
Filing date: 1982-10-14
Publication date: 1990-04-05
Also published as: JPS5970018A

Description

【発明の詳細な説明】本発明は、ジヨセフソン単安定マルチバイブレ
ータに関する。

ジヨセフソン論理回路を用いてメモリ周辺回路
のようなやや高度な処理機能をもつサブシステム
を実現しようとする場合、単安定マルチバイブレ
ータは不可欠な回路である。

たとえば超伝導インダクテイブループの電流を
スキツド（SQUID；超伝導量子干渉デバイス）
で切換える場合やラツチング動作の論理演算を制
御する場合等である。また超高速現象の計測に用
いられるジヨセフソン・サンプラにおいてもパル
ス幅の充分に狭いワンシヨツトパルスが必要とな
る。

こうしたジヨセフソン単安定回路では、入力信
号論理は電流の有無に化体されるので、その機能
は、第１図示のように、入力信号電流Iinが立ち
上がつた時点から予定のパルス幅T_Dに亘つて出
力電流Ioutを発生するものと定義できる。

そして、こうした機能に付帯する実際的な要件
としては、出力電流の立ち上がりが良いこと、パ
ルス幅T_Dの設計がし易く、或る程度の自由度が
あること、回路装置として簡便かつ作成が容易
で、回路面積も極力小さいこと、等が挙げられ
る。

然るに、従来提案されていたジヨセフソン単安
定マルチバイブレータでは、上記の要求を満足す
ることができなかつたのである。この点を顕らか
にするために、在来の二種のタイプの回路例を第
２Ａ，Ｂ図に各示して説明する。

先づ、第２Ａ図示のものでは、入力信号電流
Iinが零の状態では、バイアス電流I_Bによつて、
左側ブランチ（枝回路）中のスキツドQ₂の最大
ジヨセフソン電流は減少しているので、電源電流
Igは専ら零電圧状態にある中央線路中のスキツド
Q₁を流れている。

入力信号電流Iinが立ち上がると、スキツドQ₁
は電圧状態へとスイツチし、電源電流Igは右側の
出力側ブランチに出力電流Ioutとして流れ始め
る。諸パラメータを適当にきめておくと、出力電
流立ち上がり過渡期中にジヨセフソン接合Ｊを電
圧状態に遷移させることができる。このようにす
ると、立ち上がつた出力電流Ioutは減衰し、バイ
アス電流I_Bを相殺する方向の入力信号電流Iinに
より左側ブランチ中のスキツドQ₂の磁界入力が
零であるから、電源電流IgはインダクタンスL_Cに
流入するようになり、もつて所期のワンシヨツト
パルスが得られる。

その後、入力信号電流Iinが立ち下がれば、ス
キツドQ₂は電圧状態に、スキツドQ₁は零電圧状
態に、それぞれスイツチバツクし、初期状態に戻
る。

而して、この第２Ａ図示の従来構成でパルス幅
の広いワンシヨツト動作を行なわせるためには出
力ブランチ中の抵抗Ｒの値は小さくならねばなら
ず、出力ブランチ中に含まれるインダクタンス分
L_Oとの兼合いで、時定数τ_p＝L_p／Ｒの選択自由
度、ひいては出力パルス幅T_Dの自由度が乏しく
なる外、出力パルスIoutの鮮鋭な立ち上がりは期
待できない。

これに対して、出力ブランチ中に抵抗Ｒを用い
ず、第２Ｂ図示のように、スキツドと超伝導イン
ダクテイブループのみでワンシヨツトマルチを構
成した従来例もある。

この従来例では、二本の制御線を持つスキツド
Q₁〜Q₄を用いている。但し、その中の二つQ₂，
Q₄は、制御線を一本のみ利用している。

本図中では、スキツドQ₁〜Q₄を示す枠内に示
した矢印を当該スキツドの回路電流乃至電源電流
方向とし、これと一致した向きの制御電流のみが
流れた時に、各スキツドは電圧状態に遷移するも
のとして示しているが、印加された直流電流Ig
は、出力側のブランチ中のインダクタンス分Lo
のために、この時点では両制御線Cq₁，Cq₁′共に
磁界電流の流れていないスキツドQ₁を通り左ブ
ランチ中に流れ、同じく制御線Cq₄に磁界電流の
流れていない、従つて最大ジヨセフソン電流が減
少していないスキツドQ₄を介して接地に流出し
ていく。

入力信号電流Iinが印加されると、スキツドQ₁
の制御線Cq₁の電流が流れたことになり、当該ス
キツドQ₁は電圧状態乃至抵抗状態に遷移する。
そのため、電源電流Igは、この時点ではまだ制御
線Cq₂に磁界電流が流れていないスキツドQ₂を通
り出力側のブランチへ出力電流Ioutとして流れ始
める。

この出力電流は、スキツドQ₄の制御線Cq₄を流
れる制御電流となるので、当該スキツドQ₄は電
圧状態にスイツチし、出力電流乃至電源電流は、
制御線Cq₃の電流が絶たれ、他方の制御線Cq₃′に
は入力信号電流としての逆方向電流が加えられて
いることにより、磁界電流が加わつていないスキ
ツドQ₃を通りインダクタンスLeを含む外周線路
へ転流する。

転流電流が定常になると、スキツドQ₁は両制
御線電流の相殺で零電圧状態に、他方、スキツド
Q₂は制御線Cq₂中の電流により電圧状態に、夫々
遷移するため、電源電流Igは出力側ブランチから
左ブランチへ転流し、出力電流Ioutが立ち下がつ
て所期のワンシヨツト動作が完了する。勿論、入
力電流Iinが立ち下がれば回路は初期状態となる。

この方法では、パルス幅T_D及びパルス立ち上
がりはインダクダンスLe，Loと内蔵の各ジヨセ
フソン接合の制動係数βで定めるが、パルス幅の
長い場合に関しては先の例よりは或る程度の自由
度はあるものの、その見返りとしてスキツドの数
が多く、配線パターンも複雑で、回路面積も大き
くなるという構成上の欠点が問題となつてしま
う。

また、第２Ａ，Ｂ図示の従来回路は、いづれも
出力線路の一部を入力線路とする後段の回路素子
としては、当該入力線路中の抵抗が零である磁界
結合型の回路、結局はスキツドをのみしか駆動で
きないという欠点もある。負荷状態はワンシヨツ
ト動作に大きく影響し、負荷は固定された状態で
設計されているからである。

更に、パルス幅T_Dの設計自由度が狭く、立ち
上がりも期待できないことは上述の通りである
が、一旦設計した固定的な回路パラメータでは、
当然のこと乍ら、定められたパルス幅の出力パル
スしか発せられず、パルス幅可変とすること等は
固よりできなかつた。

本発明は以上に鑑てなされたもので、上述した
従来例の欠点を除いた単安定マルチバイブレータ
を提供すること、即ち、構成至便、製作容易で回
路面積も小型であり乍ら、鮮鋭な立ち上がり立ち
下がりの出力パルスを得られ、そのパルス幅並び
に振幅の設計自由度も大きく採れるようにするこ
と、を主目的としたものであり、更に付随的に
は、或る条件下では抵抗入力型の後段回路をも駆
動できること、パルス幅可変動作も各素子自体の
定数変更なしに行えること、等をも目的としてい
る。

第３図は本発明の各実施例を示しているが、先
づ比較的基本的な実施例である同第３Ａ図示の単
安定マルチバイブレータ１から説明する。

先づ、入力信号電流Iinの入力端子３を持つ入
力部２があるが、この実施例では、一般に比較的
低いレベルの入力信号電流Iinを、望ましくは安
定で比較的大きなレベルとするために、緩衝増幅
器（以下バツフアアンプ）４を当該入力部２中に
設けている。

ジヨセフソン回路系でのバツフアアンプとして
は、一般にスイツチングゲートの形が採られ、ス
イツチングゲートとしても電流注入型乃至直接結
合型やスキツドのような磁界結合型がある。

本回路１の入力部２中のバツフアアンプとして
は、そのいづれでも良いが、図示の場合は電流注
入型の最も基本的なスイツチングゲートとしてジ
ヨセフソン単安定素子J₁による構成、製作共に至
便なスイツチングゲートを用いている。

即ち、入力端子３に並列にこのジヨセフソン単
接合素子J₁を配し、これに正電源Vccからの回路
電流Igを供給するようになしている。この回路電
流Igの値を、単独ではジヨセフソン単接合素子J₁
を電圧状態乃至抵抗状態にスイツチングさせるこ
とはないが、入力信号電流Iinとの和では電圧状
態にスイツチングさせる大きさに選んでいる。

ジヨセフソン単結合素子は周知のヒステリシス
カーブとラツチングモードを持つため、回路電流
Igの値を上記のようにして定めておくと、入力信
号電流Iinが入力した時にのみ、この単接合素子
J₁を電圧状態にスイツチングさせ、その一端から
入力部出力として、レベル的に増幅された信号電
流Isを採り出すことができる。

この増幅された入力信号電流Lsは、アナログ
レベル的に、また、その安定度乃至変動率が実際
の入力信号電流Iinと異なるだけであつて、ここ
で問題にしている単安定マルチバイブレータの論
理情報に関しては、入力電流信号Iinと同一であ
る。

一方、入力信号電流Iinの大きさが或る程度大
きい場合には、バツフアアンプ４は必要なく、従
つて、その場合は勿論、入力部２の入力信号電流
Isは入力部入力端子３への実効的な入力信号電流
Iinと論理情報は固より、アナログ的にも全く同
じものである。

いづれにしろ、入力部２の出力には、入力信号
電流と少くとも論理情報が同一の信号電流Isが得
られれば良く、この信号電流Isのレベルに応じて
入力部中にバツフアアンプを設けるか否かを選択
して良い。

また、同じ電流注入型であつても、入出力分離
機能、即ちバツフア機能を重視し、更に増幅度も
大きく採りたい場合には、公知の四接合閉ループ
型のスイツチングゲートを用いると良い。このゲ
ート自体の構成及びスイツチング動作の原理自体
は既に良く知られており、基本的な特開昭56−
32830号を契機とし、以下特開昭57−99034号を始
めとする各種改良もなされているので参考とな
る。

入力部２の出力５には、出力線路６の一端６ａ
が接続され、該出力線路の他端６ｂは、本回路の
出力端子７に接続されている。同じく、入力部出
力５には、出力線路６に対して分岐的に制御線路
８の一端８ａが接続され、その他端８ｂは、出力
線路６中の出力電流を選択的に引き込み電源（従
つて、この場合は負電源）Ｖに引き込むスイツ
チングゲート９の制御入力９ａに接続されてい
る。

スイツチングゲート９は、この実施例では、正
極性の制御電流でも負電源で動作させる構成が簡
単に得られるスキツドQ₂を用いており、次のよ
うに回路中に組み入れている。

接地と引き込み電源乃至負電源Ｖとの間に当
該スキツドQ₂の回路電流端子を直列に挿入し、
その負端子と出力端子７乃至出力線路６間を電流
加算抵抗R₃を介して接続する。

本発明では、上述した静的構成において、出力
線路６中と制御線路８中の各線路電流の遅れの因
となる時定数差を動作に積極的に利用することを
一つの特徴としている。

この実施例では、先づ、正極性の入力信号電流
の立ち上がりと共に出力電流Ioutが速やかに正極
性に立ち上がり、その後、所定の時間T_D経過後
に零レベルに戻るという第１図示の基本機能を満
足するように構成するものとすると、この場合
は、出力線路６中に直列に存在する抵抗R₁とイ
ンダクタンスL₁による時定数τ₁＝L₁／R₁の方を、
制御線路８中の時定数τ₂＝L₂／R₂よりも十分に
小、できれば殆ど零に選ぶ。

実際の製作上は、この実施例では後述のように
抵抗R₁は抵抗R₃と共に電流加算抵抗の仂きをす
るので、出力線路６中の時定数τ₁を減小するに
は、意図的にインダクタンスL₁を形成すること
をしないで、浮遊インダクタンス分が止むを得ず
残る程度にし、一方、制御線路中にはインダクタ
ンスL₂を或る程度大きな値となるように意図的
に形成するのである。以下、L₂≫L₁０、従つ
て意図的な時定数差τ₂−τ₁は、専らτ₂の値による
ものとして動作説明を行う。

第４Ａ図には、各部波形の相関を示してある
が、電源Vcc、Ｖの投入後、既述のように、入
力信号電流Iinと論理情報が同一な信号電流Isが
正方向に立ち上がると、この電流は、出力線路６
と制御線路８とに分流され、出力線路６への分流
分I₆は遅れもなく出力端子７に至り、出力電流
Ioutの立ち上がり部分を形成する。

逆に言うと、この時点では、まだスキツドQ₂
が零電圧状態にあり、従つて、出力端子７は抵抗
R₃にて接地に対してシヤントされているため、
出力端子７につながる抵抗がR₃に比べて十分に
小ならば分流分I₆は出力端子７から出力電流Iout
として流れ出ていくことができるのである。

而して、制御線路８を介してスキツド制御入力
９に至る分流分I₈は、出力線路６の分流分I₆に対
して両者の伝達時定数差τ₂−τ₁、従つて、この場
合は時定数τ₂によつてのみ略々定まる時間T_Dだ
け遅れて当該スキツド制御入力９に至る。

時間T_D経過後に、かくしてスキツドQ₂に制御
電流I₈が与えられると、このスキツドQ₂は電圧状
態に遷移する。すると、出力端子に一端を接続し
ている抵抗R₃の他端は、引き込み電源乃至電源
Ｖに接続されているので、出力電流Ioutとして
出力端子７から流出していた出力線路分流分I₆は
当該引き込み電源Ｖに引き込まれ、出力電流
Ioutは立ち下がることになる。結局、時間T_Dは
パルス幅を定義するものとなる。

この発明は、負電源Ｖからの図示仮想線Ｉ_t
なる逆方向乃至負極性電流を考えれば、両抵抗
R₁、R₃により両電流を加算した結果が出力電流
Ioutとして得られると図示、説明でき、第４図中
にはそのようにして示してある。

このようにして、本回路１によれば、比較的簡
単な構成で所期のパルス幅T_Dのワンシヨツトパ
ルスが得られ、立ち上がり、立ち下がりとも良好
でパルス幅並びにパルス振幅選択自由度も大きい
という効果が得られるが、更に実際的な配慮とし
ては次のような設計手法を挙げることができる。

回路の安定動作上、又、設計性の観点から、両
スイツチングゲートJ₁，Q₂は電圧状態でギヤツ
プ電圧、即ち一定電圧を維持することが望まし
い。そのためには、各抵抗の値は比較的大きく選
ぶ。また、出力電流Ioutが引き込まれた後の零レ
ベルの維持は、抵抗値操作、例えば他の条件が同
一ならR₁＝R₃とすることにより、出力端子電位
を接地電位とすることができるので、勿論可能で
ある。

本回路１の後段に磁界結合型の回路を接続して
これを駆動する場合には、出力側のインダクタン
スL₁が多少、増したのと同じことになるが、先
のように、抵抗R₁の値を大きく選べば時定数τ₁
＝L₁／R₁は十分に小さく抑えることができ、従
つて出力電流Ioutの立ち上がりは鋭く保ち得る。

また、出力電流端子７での電圧をギヤツプ電圧
より十分小さくするように各パラメータを定めれ
ば、静的な抵抗が零ではない入力回路を持つ直結
型乃至電流注入型の回路をも駆動できる。

本回路１のもう一つの特徴は、静的な乃至物的
な構成を変えることなく、正方向に立ち上がる入
力信号電流Iinに対して、負方向に立ち上がる出
力電流パルスを得ることもできることにある。

第３Ａ図示の構成において、先とは逆に、出力
線路中のとインダクタンスL₁を意図的に大きく
形成し、他方、制御線路８中のインダクタンス
L₂を極力小さくなるようにする。

すると、第４Ｂ図に示すように、入力信号電流
Iin乃至Lsの立ち上がりと共に、先づ、スキツド
Q₂が電圧状態に遷移して、出力端子７は引き込
み電流Ｖに接続され、負方向電流Ｉが流れ
て、出力電流Ioutは負方向に立ち上がる。

その後、今度は専ち時定数τ₁＝L₁／R₁にて定
まる遅れ時間T_D経過後に、出力線路６を介して
正方向電流I₆が供給されるため、両者加算の結果
として出力電流Ioutは零レベルに戻り、所期のワ
ンシヨツト動作が完遂する。

尚、いづれの場合も、入力信号電流Iinの立ち
下がり後の電源Vcc、Ｖの立ち下がりで回路リ
セツトが行なわれる。

第３Ａ図示の回路１は、以上のように、原理的
に十分な機能を持つことが証明されたが、より細
かく見ると、更に改良すれば望ましい点がある。
先づ、出力電流パルスの立ち上がりに就いてであ
るが、この立ち上がりに関与する分流電流I₆又は
I₈の立ち上がりは、相手方線路８又は６中の大き
なインダクタンスL₂又はL₁の影響を受けるため、
幾分か鈍ることがある。従来例に比せばそれでも
パルス幅に応じて実用上十分な立ち上がりが得ら
れるが、更に高速化できれば勿論その方が望まし
い。また、出力電流パルスの振幅も、制御線路８
への分流分I₈にて入力電流Isのほぼ大半が消費さ
れるため、余り大きくは採れないことがある。

出力振幅を増すためだけならば、入力部２中に
望ましくは設けられるスイツチングゲートJ₁の臨
界電流値を大きくし、出力電流Isが大きくなるよ
うにすれば良いが、出力電流Ioutとなる分流分I₆
と制御用分流分I₈とが分離はされていないので、
実際的見地からは、動作マージンを広く採るため
の設計はやや厄介になる。

これ等を解決するためには、第３Ｂ図示のよう
に、出力線路６中にも、入力部におけると同様に
電流増幅能を持つバツフアアンプ１０を挿入して
やれば良い。

このバツフアアンプ自体は、任意の直接結合型
乃至電流注入型スイツチングゲートJ₃で良く、入
力部２中のそれJ₁に就いて述べた説明を援用でき
るので、ここではより詳しい説明は省略する。

このように、バツフアアンプ１０を設ければ、
実質的に出力電流Ioutと制御電流I₈との分離が行
え、上述の弱点が解消する外、出力電流振幅も増
幅分に見合つた大きなものとして得ることができ
る。

また、このようにすれば、総てのスイツチング
ゲートのジヨセフソン臨界電流値を等しくして良
く、設計性が向上する。尚、この第３Ｂ図示の回
路１では、スイツチングゲートJ₃，Q₂は必ずし
もギヤツプ電圧域で動作させる必要はない。第３
Ｂ図示回路１において、説明を施さない他構成子
は第３Ａ図示の回路と同様で良く、図中、対応す
るものに同一の符号を付すに留める。但し、出力
零レベルの確保のため等の設計抵抗はR₁′となる。

本回路１において、パルス幅T_Dを短くする時
はとも角、比較的大きく設計したい場合には、例
えば正極性の出力パルスに関しては先の理ではイ
ンダクタンスL₂を大きくして行けば良いが、余
りに大きくなると製作上、厄介である外、回路面
積の増加を招くので、或る程度以上の値は確保す
るという条件の下に抵抗R₂の値を小さくしてや
れば良い。

設計上、パルス幅T_Dの自由度を本発明回路で
は原理上、十分大きく採ることができることは以
上から顕らかであるが、本発明回路は、同一のパ
ラメータで製作済となつていても、パルス幅T_D
を実作動状態で可変にすることもできる効果を内
包している。

即ち、第３Ａ，Ｂ図中に仮想線９ｂで示すよう
に、スイツチングゲート９にスキツドQ₂を選び、
これにさらに磁界バイアス電流を加えられるよう
に磁気結合したバイアス電流線９ｂを付してバイ
アス電流I_Bを流せるようにしておけば、スキツド
Q₂への制御電流I₈はその定常値をI₈sとすると I₈＝I₈s（１−e^-t/TD） ……(1) で表せ、スキツドQ₂をスイツチングさせる時の
電流値をI₈oとすると、遅延時間T_D′はバイアス
電流I_B＝０の時の遅延時間T_Dに対して次の関係と
なる。

T_D′＝T_Dln｛I₈s／I₈s−（I₈o−I_B）｝……(2) 従つて、パルス幅T_Dは、バイアス電流I_Bを可変
にすることで可変となる。

これを模式的、定性的に示すと第５図示のよう
になる。

動作点Ｐは、スキツドQ₂への回路電流I_Gの値に
応じて特定の制御電流値I₈oで定まるが、バイア
ス電流I_B＝０の時に矢印Ｆで示すように動作点Ｐ
を越えて臨界電流値曲線Ｃを横切るまでの基準遅
延時間乃至基準パルス幅T_Dに対し、バイアス電
流I_Bを例えばI_B＝I_B1、I_B＝I_B2のように印加する
と、夫々、動作点Ｐを越えるまでの時間T_D′は
T_D′＝T_D′₁、T_D′＝T_D′₂のように、変化すること
が判かる。

以上のように、本発明によれば、比較的簡単、
小型な構成で、立ち上がりが速くパルス幅設計自
由度も広いジヨセフソン単安定マルチバイブレー
タを提供でき、要すれば負極性パルスも得られる
等、単体としても極めて大きな効果を奏する外、
ジヨセフソン接合回路におけるタイミングに解決
を与えるものである。とくに現状のラツチング動
作においては、論理演算を制御するために、いく
つかのタイミングが必要なことを考えると、本発
明は、このようなタイミング回路の容易な設計を
可能とし、同一チツプ上のサブシステム実現を可
能にするものでもある。

【図面の簡単な説明】

第１図はジヨセフソン単安定マルチバイブレー
タに所要の機能の説明図、第２図は従来のジヨセ
フソン単安定マルチバイブレータの回路構成図、
第３図は本発明の各実施例の回路構成図、第４図
は本発明動作例の各部波形の説明図、第５図はパ
ルス幅可変動作の説明図、である。図中、１は全体としての単安定マルチバイブレ
ータ、２は入力部、３は入力端子、６は出力線
路、７は出力端子、８は分岐した制御線路、９は
スイツチングゲート、である。

Claims

【特許請求の範囲】１入力信号電流（I_io）を受け、該入力信号電流
と少なくとも論理情報が同一の信号電流（Is）を
出力する入力部２と；該入力部２の出力５に一端を接続し、抵抗分
（R₁）とインダクタンス分（L₁）とによる第一の
伝達時定数（τ₁）を持ち、上記信号電流（Is）の
発生に伴い、該第一の伝達時定数（τ₁）に従つて
流れ始めた電流（I₆）を直接に、またはバツフア
アンプ回路１０により電流増幅して出力端子７に
導く出力線路６と；上記入力部２の上記出力５に一端を接続し、上
記出力線路６に対して分岐的に伸び、抵抗分
（R₂）とインダクタンス分（L₂）とにより上記第
一の伝達時定数（τ₁）とは異なる第二の伝達時定
数（τ₂）を持つ制御線路８と；上記信号電流（Is）の発生に伴い上記制御線路
８中を上記第二の伝達時定数（τ₂）に従つて流れ
始める電流（I₈）を制御電流として受け、該制御
電流（I₈）が所定の大きさに至ると電圧状態にス
イツチングし、上記出力端子７にその一端を接続
した電流加算抵抗（R₃）の他端を上記入力信号
電流（Is）の極性と逆極性の電流（Ｉ_t）を発生
する逆極性電源（ｖ_ss）に接続することにより、
該逆極性電流（Ｉ_t）を該電流加算抵抗（R₃）を
介して上記出力端子７に導くジヨセフソンスイツ
チングゲート回路９と；を有して成ることを特徴とするジヨセフソン単安
定マルチバイブレータ。２第一の伝達時定数（τ₁）よりも上記第二の伝
達時定数（τ₂）の方が大きく、これにより、上記
出力端子７からは、上記信号電流（Is）の極性と
同極性で、該第一、第二の伝達時定数の差の絶対
値（｜τ₁−τ₂｜）に応じたパルス幅（T_D）の出力
電流（I_put）が得られること；を特徴とする特許請求の範囲第１項に記載のジヨ
セフソン単安定マルチバイブレータ。３第一の伝達時定数（τ₁）よりも上記第二の伝
達時定数（τ₂）の方が小さく、これにより、上記
出力端子７からは、上記信号電流（Is）の極性と
逆極性で、該第一、第二の伝達時定数の差の絶対
値（｜τ₁−τ₂｜）に応じたパルス幅（T_D）の出力
電流（I_put）が得られること；を特徴とする特許請求の範囲第１項に記載のジヨ
セフソン単安定マルチバイブレータ。４入力信号電流（I_io）を受け、該入力信号電流
と少なくとも論理情報が同一の信号電流（Is）を
出力する入力部２と；該入力部２の出力５に一端を接続し、抵抗分
（R₁）とインダクタンス分（L₁）とにより第一の
伝達時定数（τ₁）を持ち、上記信号電流（Is）の
発生に伴い、該第一の伝達時定数（τ₁）に従つて
流れ始めた電流（I₆）を直接に、またはバツフア
アンプ回路１０により電流増幅して出力端子７に
導く出力線路６と；上記入力部２の上記出力５に一端を接続し、上
記出力線路６に対して分岐的に伸び、抵抗分
（R₂）とインダクタンス分（L₂）とにより上記第
一の伝達時定数（τ₁）とは異なる第二の伝達時定
数（τ₂）を持つ制御線路８と；上記信号電流（Is）の発生に伴い上記制御線路
８中を上記第二の伝達時定数（τ₂）に従つて流れ
始める電流（I₈）を制御電流として受けると共
に、第二の制御電流としてのバイアス電流（I_B）
を受け、該バイアス電流（I_B）の存在の下に該制
御電流（I₈）が所定の大きさに至ると電圧状態に
スイツチングし、上記出力端子７にその一端を接
続した電流加算抵抗（R₃）の他端を上記入力信
号電流（Is）の極性と逆極性の電流（Ｉ_t）を発
生する逆極性電源（ｖ_ss）に接続することによ
り、該逆極性電流（Ｉ_t）を該電流加算抵抗（R₃）
を介して上記出力端子７に導くジヨセフソンスイ
ツチングゲート回路９と；を有して成ることを特徴とするジヨセフソン単安
定マルチバイブレータ。５第一の伝達時定数（τ₁）よりも上記第二の伝
達時定数（τ₂）の方が大きく、これにより、上記
出力端子７からは、上記信号電流（Is）の極性と
同極性で、該第一、第二の伝達時定数の差の絶対
値（｜τ₁−τ₂｜）と上記バイアス電流（I_B）の大
きさに応じたパルス幅（T_D）の出力電流（I_put）
が得られること；を特徴とする特許請求の範囲第４項に記載のジヨ
セフソン単安定マルチバイブレータ。６第一の伝達時定数（τ₁）よりも上記第二の伝
達時定数（τ₂）の方が小さく、これにより、上記
出力端子７からは、上記信号電流（Is）の極性と
逆極性で、該第一、第二の伝達時定数の差の絶対
値（｜τ₁−τ₂｜）と上記バイアス電流（I_B）の大
きさに応じたパルス幅（T_D）の出力電流（I_put）
が得られること；を特徴とする特許請求の範囲第４項に記載のジヨ
セフソン単安定マルチバイブレータ。