JPH02139792A - ダイナミック型メモリ及びダイナミック型メモリシステム - Google Patents
ダイナミック型メモリ及びダイナミック型メモリシステムInfo
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- JPH02139792A JPH02139792A JP1176089A JP17608989A JPH02139792A JP H02139792 A JPH02139792 A JP H02139792A JP 1176089 A JP1176089 A JP 1176089A JP 17608989 A JP17608989 A JP 17608989A JP H02139792 A JPH02139792 A JP H02139792A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体メモリに係わり、特にＲＡＳタイムアウ
ト機能またはこれと等価な機能をチップ外から実現させ
るダイナミック型メモリ及びダイナミック型メモリシス
テムに関する。
ト機能またはこれと等価な機能をチップ外から実現させ
るダイナミック型メモリ及びダイナミック型メモリシス
テムに関する。
（従来の技術）
最近、ダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭと略記する）のローアドレス取込み用信号のＲ
ＡＳ （ローアドレスストローブ）には、タイムアウト
機能がついている。これは、本来は、ユーザ（ＤＲＡＭ
を制御する側）が外部から第１１図に示すようなタイミ
ングでＲＡＳを入力しなければならないところを、第１
３図に示すようにＲＡＳ入力を一定期間だけアクティブ
（ここでは低レベル）にしさえすれば、その後はＲＡＳ
入力の状態に拘らず、ＤＲＡＭチップ内で生成される内
部′Ｆ７ｖ′Ｔ（ｒ丁丁丁）が自動的に所要期間だけア
クティブになり続ける機能である。
ＤＲＡＭと略記する）のローアドレス取込み用信号のＲ
ＡＳ （ローアドレスストローブ）には、タイムアウト
機能がついている。これは、本来は、ユーザ（ＤＲＡＭ
を制御する側）が外部から第１１図に示すようなタイミ
ングでＲＡＳを入力しなければならないところを、第１
３図に示すようにＲＡＳ入力を一定期間だけアクティブ
（ここでは低レベル）にしさえすれば、その後はＲＡＳ
入力の状態に拘らず、ＤＲＡＭチップ内で生成される内
部′Ｆ７ｖ′Ｔ（ｒ丁丁丁）が自動的に所要期間だけア
クティブになり続ける機能である。
この機能は、ユーザがＲＡＳを高レベルにプリチャージ
するタイミングを気にする必要をなくすのでＤＲＡＭを
使い易くすると共に、ＲＡＳにノイズが乗って途中でプ
リチャージ状態になってしまっても、メモリセルのデー
タが破壊されるのを防ぐように工夫されたものである。
するタイミングを気にする必要をなくすのでＤＲＡＭを
使い易くすると共に、ＲＡＳにノイズが乗って途中でプ
リチャージ状態になってしまっても、メモリセルのデー
タが破壊されるのを防ぐように工夫されたものである。
従来のＲＡＳタイムアウト機能は、ＤＲＡＭが高速化さ
れるに伴い、次に述べるような問題が生じる。即ち、Ｄ
ＲＡＭの入力信号タイミングには、第１４図に示すよう
に、ＲＡＳアクティブ期間ｔＲＡＳとＲＡＳプリチャー
ジ期間ｔＲＰがある。ＲＡＳ信号を低レベルから高レベ
ル、あるいはその逆方向に切り換えるのに要する遷移時
間をｔＴで表すと、ＤＲＡＭのサイクル時間ｔＲＣはｔ
ＲＣ−ｔ ＲＡＳ十ｔ ＲＰ＋２ ｔ Ｔ ・・・
（１）である。この各タイミングには、例えば次の表に
示すようにそれぞれの最小値であるｔ ＲＣｍ ｉ ｎ
。
れるに伴い、次に述べるような問題が生じる。即ち、Ｄ
ＲＡＭの入力信号タイミングには、第１４図に示すよう
に、ＲＡＳアクティブ期間ｔＲＡＳとＲＡＳプリチャー
ジ期間ｔＲＰがある。ＲＡＳ信号を低レベルから高レベ
ル、あるいはその逆方向に切り換えるのに要する遷移時
間をｔＴで表すと、ＤＲＡＭのサイクル時間ｔＲＣはｔ
ＲＣ−ｔ ＲＡＳ十ｔ ＲＰ＋２ ｔ Ｔ ・・・
（１）である。この各タイミングには、例えば次の表に
示すようにそれぞれの最小値であるｔ ＲＣｍ ｉ ｎ
。
ｔＲＡｓｍ、ｉｎ、ｔＲＰｍｉｎＳ ｔＴｍｉｎが明確
に規定されている。つまり、この最小値までタイミング
をつめても正常に動作しなければならなＲＡＳタイムア
ウト機能の利点の１つは、上記ｔＲＡＳｍｉｎの規定を
実用上はずすことにある。
に規定されている。つまり、この最小値までタイミング
をつめても正常に動作しなければならなＲＡＳタイムア
ウト機能の利点の１つは、上記ｔＲＡＳｍｉｎの規定を
実用上はずすことにある。
上記表によれば、本来、８０ｎｓの間はＲＡＳ入力を低
レベルにしていなければならないが、ＲＡＳタイムアウ
ト機能の導入により一層早い時期に高レベルにしても構
わないので、ユーザから見ればクリティカルなタイミン
グが１つ減ったことになり、その分だけ使い易くなる。
レベルにしていなければならないが、ＲＡＳタイムアウ
ト機能の導入により一層早い時期に高レベルにしても構
わないので、ユーザから見ればクリティカルなタイミン
グが１つ減ったことになり、その分だけ使い易くなる。
その替わりに、ＤＲＡＭチップ内で内部ＲＡＳ（ＹＴＫ
下）を上記８０ｎｓの間にわたって低レベルに保つタイ
マを設けなければならない。
下）を上記８０ｎｓの間にわたって低レベルに保つタイ
マを設けなければならない。
次に、ＲＡＳタイムアウト機能が導入されていない従来
のＤＲＡＭにおけるＲＡＳ信 号 とＤＲＡＭ内部のビ
ット線およびワード線の動作との関係を第１２図に示す
。ＲＡＳが低レベルになってからしばらくすると、ワー
ド線の電位が立ち上がり、メモリセルのデータをビット
線に出す。
のＤＲＡＭにおけるＲＡＳ信 号 とＤＲＡＭ内部のビ
ット線およびワード線の動作との関係を第１２図に示す
。ＲＡＳが低レベルになってからしばらくすると、ワー
ド線の電位が立ち上がり、メモリセルのデータをビット
線に出す。
ビット線対の電位差が生じた時点でセンスアンプを活性
化してビット線対の電位差をセンスして増幅する。ＲＡ
Ｓが高レベルになると、ワード線の電位が下がってきて
メモリセルにデータをしまう。
化してビット線対の電位差をセンスして増幅する。ＲＡ
Ｓが高レベルになると、ワード線の電位が下がってきて
メモリセルにデータをしまう。
ワー ド線が閉じ切った時点でビット線対に短絡し て
ｖｃｃ／２電位（Ｖｃｃは電［電位）にイコライズする
。
ｖｃｃ／２電位（Ｖｃｃは電［電位）にイコライズする
。
ところで、ＤＲＡＭの高集積化と高速化が同時に進行し
ている中で、ますますビット線対の電位差をセンスして
増幅するのにより時間がかかるようになり、ビット線の
りストア時間が厳しくなる状況になっていく。例えば、
ＲＡＳアクセスタイムが８０ｎｓの場合（４Ｍ ＤＲ
ＡＭでは、第一世代から要求されている） ｔＲＡ
Ｓｍｉｎは８０ｎｓである。従来のプロセス、例えば、
３層ポリシリコン＋１層アルミニウム（金属層）のプロ
セスでは、Ｐチャネルセンスアンプが活性化してからり
ストアに残された時間は、Ｖｃｃｓ−４Ｖ。
ている中で、ますますビット線対の電位差をセンスして
増幅するのにより時間がかかるようになり、ビット線の
りストア時間が厳しくなる状況になっていく。例えば、
ＲＡＳアクセスタイムが８０ｎｓの場合（４Ｍ ＤＲ
ＡＭでは、第一世代から要求されている） ｔＲＡ
Ｓｍｉｎは８０ｎｓである。従来のプロセス、例えば、
３層ポリシリコン＋１層アルミニウム（金属層）のプロ
セスでは、Ｐチャネルセンスアンプが活性化してからり
ストアに残された時間は、Ｖｃｃｓ−４Ｖ。
Ｖ ｔ ｎ−１−ＯＶ ｓ Ｖ ｔ ｐ ｍ−１、ＣＩ
Ｖ ｓ Ｔ ｃ ＝＝８５℃の最悪条件で僅か２Ｏｎ
ｓ足らずとなり、十分なレベルにリストアすることは
不可能である。
Ｖ ｓ Ｔ ｃ ＝＝８５℃の最悪条件で僅か２Ｏｎ
ｓ足らずとなり、十分なレベルにリストアすることは
不可能である。
ここでＶｔｎはＮチャネルトランジスタのスレッショル
ド電圧、ＶｔｐはＰチャネルトランジスタのスレッショ
ルド電圧をそれぞれ表わす。
ド電圧、ＶｔｐはＰチャネルトランジスタのスレッショ
ルド電圧をそれぞれ表わす。
上記ビット線対の電位差をセンスして増幅するのにより
時間がかかるという問題は、より低い抵抗の材料を使用
すれば防げるが、これに伴ってプロセスが複雑になり、
コストが高くなる。このようなことから、前記ｔＲＡＳ
ｍｉｎの規定でＲＡＳをプリチャージ状態にすると、ビ
ット線対の電位差が未だ十分に増幅されていない内にワ
ード線が閉じるので、メモリセルには不十分な信号量が
しまわれることになり、ソフトエラー ボーズ特性など
の劣化をもたらすことになり、好ましくない。
時間がかかるという問題は、より低い抵抗の材料を使用
すれば防げるが、これに伴ってプロセスが複雑になり、
コストが高くなる。このようなことから、前記ｔＲＡＳ
ｍｉｎの規定でＲＡＳをプリチャージ状態にすると、ビ
ット線対の電位差が未だ十分に増幅されていない内にワ
ード線が閉じるので、メモリセルには不十分な信号量が
しまわれることになり、ソフトエラー ボーズ特性など
の劣化をもたらすことになり、好ましくない。
上記問題を避けるため、ＲＡＳタイムアウト機能を利用
して内部Ｔ’Ｔ’Ｔ （ｆｆ）を前記ｔＲＡＳｍｉｎ
（８０ｎｓ）よりも長く低レベルに保つようにタイマを
設定することが考えられる。このようにすれば、ワード
線が閉じ、ビット線対がイコライズされるのに要する時
間が前記ｔＲＰｍｉｎに対して余裕があれば、前記ｔＲ
ＡＳｍｉｎは規定値通りのままで十分にビット線対の電
位差を増幅することが可能になる。
して内部Ｔ’Ｔ’Ｔ （ｆｆ）を前記ｔＲＡＳｍｉｎ
（８０ｎｓ）よりも長く低レベルに保つようにタイマを
設定することが考えられる。このようにすれば、ワード
線が閉じ、ビット線対がイコライズされるのに要する時
間が前記ｔＲＰｍｉｎに対して余裕があれば、前記ｔＲ
ＡＳｍｉｎは規定値通りのままで十分にビット線対の電
位差を増幅することが可能になる。
（発明が解決しようとする課題）
しかし、このようにすると、ＲＡＳをプリチャージ状態
にしてから規定される別のタイミングが最小値を満たせ
なくなるという問題が生じる。
にしてから規定される別のタイミングが最小値を満たせ
なくなるという問題が生じる。
例えば、前サイクルがデータを出してはいけないサイク
ルのときに、ＲＡＳをプリチャージにしてからＣＡＳ
（カラムアドレスストローブ）をアクティブ（低レベル
）にするまでの時間ｔＲＰＣは、最小値Ｏｎｓにおいて
もデータを出力してはいけない規則になっている。勿論
、ｔ ＲＡＳｍ ｉ ｎ（８０ｎｓ）の場合にも、上記
ｔＲＰＣの最小値ｔＲＰｃｍｉｎはＯｎｓでなければな
らない。ところが、前記内部τττ（ｒ）の低レベル期
間がｔＲＡＳｍｉｎ （８０ｎｓ）以上あると、当然、
上記条件を満たすことができない。
ルのときに、ＲＡＳをプリチャージにしてからＣＡＳ
（カラムアドレスストローブ）をアクティブ（低レベル
）にするまでの時間ｔＲＰＣは、最小値Ｏｎｓにおいて
もデータを出力してはいけない規則になっている。勿論
、ｔ ＲＡＳｍ ｉ ｎ（８０ｎｓ）の場合にも、上記
ｔＲＰＣの最小値ｔＲＰｃｍｉｎはＯｎｓでなければな
らない。ところが、前記内部τττ（ｒ）の低レベル期
間がｔＲＡＳｍｉｎ （８０ｎｓ）以上あると、当然、
上記条件を満たすことができない。
このように、従来のＲＡＳタイムアウト機能は、より高
集積化、高速化されてくるＤＲＡＭにとっては不十分な
ものとなる。つまり、従来のＲＡＳタイムアウト機能は
、ＲＡＳを高レベルにプリチャージするクリティカルタ
イミングを減らし、メモリセルデータの耐ノイズ性を向
上させるのには貢献できる。しかし、より高集積化、高
速化されてくるにつれて、ビット線対の電位差を増幅す
るのに要する時間は長くなる傾向にあり、逆に、ｔＲＡ
Ｓのタイミングの最小値規定は短くなる傾向にある。こ
の相反する傾向に、従来のＲＡＳタイムアウト機能でｔ
ＲＡＳが規定をオーバーする分だけｔＲＰを減らすこと
で全体でみたｔＲＣを不変とすることにより対応しよう
とすると、上記ｔＲＰｃ等の別のタイミングがｔＲＡＳ
ｍｉｎで最小値規定を満たせなくなる。
集積化、高速化されてくるＤＲＡＭにとっては不十分な
ものとなる。つまり、従来のＲＡＳタイムアウト機能は
、ＲＡＳを高レベルにプリチャージするクリティカルタ
イミングを減らし、メモリセルデータの耐ノイズ性を向
上させるのには貢献できる。しかし、より高集積化、高
速化されてくるにつれて、ビット線対の電位差を増幅す
るのに要する時間は長くなる傾向にあり、逆に、ｔＲＡ
Ｓのタイミングの最小値規定は短くなる傾向にある。こ
の相反する傾向に、従来のＲＡＳタイムアウト機能でｔ
ＲＡＳが規定をオーバーする分だけｔＲＰを減らすこと
で全体でみたｔＲＣを不変とすることにより対応しよう
とすると、上記ｔＲＰｃ等の別のタイミングがｔＲＡＳ
ｍｉｎで最小値規定を満たせなくなる。
このような問題点は、従来では一種類のタイマを持ち、
このタイマで外部ｔＲＡＳが短い時、ｔＲＡＳのスペッ
ク内の内部ｔＲＡＳを作っており、上記タイマの出力は
ＤＲＡＭ内の全ての回路の制御に用いられていたことに
起因するものである。
このタイマで外部ｔＲＡＳが短い時、ｔＲＡＳのスペッ
ク内の内部ｔＲＡＳを作っており、上記タイマの出力は
ＤＲＡＭ内の全ての回路の制御に用いられていたことに
起因するものである。
そこで本発明は、ｔＲＡＳｍｉｎでＲＡＳをプリチャー
ジ状態にしても、ビット線対の電位差を充分増幅でき、
またチップあるいはシステム外部から規定される各種タ
イミングを高速かつ正確化できるダイナミック型メモリ
及びダイナミック型メモリシステムを提供することを目
的とする。
ジ状態にしても、ビット線対の電位差を充分増幅でき、
またチップあるいはシステム外部から規定される各種タ
イミングを高速かつ正確化できるダイナミック型メモリ
及びダイナミック型メモリシステムを提供することを目
的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、ローアドレスストローブ信号（ＲＡＳ）から
形成され、ワード線をアクティブにしてビット線対の電
位差を増幅しかつ前記ワード線を非アクティブにして前
記ビット線対をプリチャージするための信号であるロー
系ＲＡＳの入力端子と、前記ＲＡＳから形成され、プリ
チャージレベルにするとカラム系の制御回路の少くとも
一部の動作を禁止するための信号であるカラム系ＲＡＳ
の入力端子とを、同一チップに具備したことを特徴とす
るダイナミック型メモリである。
形成され、ワード線をアクティブにしてビット線対の電
位差を増幅しかつ前記ワード線を非アクティブにして前
記ビット線対をプリチャージするための信号であるロー
系ＲＡＳの入力端子と、前記ＲＡＳから形成され、プリ
チャージレベルにするとカラム系の制御回路の少くとも
一部の動作を禁止するための信号であるカラム系ＲＡＳ
の入力端子とを、同一チップに具備したことを特徴とす
るダイナミック型メモリである。
また本発明は、ローアドレスストローブ信号（ＲＡＳ）
から形成され、ワード線をアクティブにしてビット線対
の電位差を増幅しかつ前記ワド線を非アクティブにして
前記ビット線対をプリチャージするための信号であるロ
ー系ＲＡＳと、前記ＲＡＳから形成され、プリチャージ
レベルにするとカラム系の制御回路の少くとも一部の動
作を禁止するための信号であるカラム系ＲＡＳとを、−
チップ内で、外部からＲＡＳを取り込んで形成する手段
を具備することを特徴とするダイナミック型メモリであ
る。また本発明は、ローアドレスストローブ信号（ＲＡ
Ｓ）から形成され、ワード線をアクティブにしてビット
線対の電位差を増幅しかつ前記ワード線を非アクティブ
にして前記ビット線対をプリチャージするための信号で
あるロー系ＲＡＳと、前記ＲＡＳから形成され、プリチ
ャージレベルにするとカラム系の制御回路の少くとも一
部の動作を禁止するための信号であるカラム系ＲＡＳと
を出力する回路と；前記ロー系ＲＡＳの入力端子と前記
カラム系ＲＡＳの入力端子とを同一チップに有するダイ
ナミック型メモリとを具備したことを特徴とするダイナ
ミック型メモリシステムである。
から形成され、ワード線をアクティブにしてビット線対
の電位差を増幅しかつ前記ワド線を非アクティブにして
前記ビット線対をプリチャージするための信号であるロ
ー系ＲＡＳと、前記ＲＡＳから形成され、プリチャージ
レベルにするとカラム系の制御回路の少くとも一部の動
作を禁止するための信号であるカラム系ＲＡＳとを、−
チップ内で、外部からＲＡＳを取り込んで形成する手段
を具備することを特徴とするダイナミック型メモリであ
る。また本発明は、ローアドレスストローブ信号（ＲＡ
Ｓ）から形成され、ワード線をアクティブにしてビット
線対の電位差を増幅しかつ前記ワード線を非アクティブ
にして前記ビット線対をプリチャージするための信号で
あるロー系ＲＡＳと、前記ＲＡＳから形成され、プリチ
ャージレベルにするとカラム系の制御回路の少くとも一
部の動作を禁止するための信号であるカラム系ＲＡＳと
を出力する回路と；前記ロー系ＲＡＳの入力端子と前記
カラム系ＲＡＳの入力端子とを同一チップに有するダイ
ナミック型メモリとを具備したことを特徴とするダイナ
ミック型メモリシステムである。
即ち本発明は、ＲＡＳ入力がアクティブになってＤＲＡ
Ｍが働き始めてから一定期間ＲＡＳ入力がアクティブで
あれば、その後は上記ＲＡＳ入力のレベル如何に拘らず
、チップ内部で正常な読み出し動作または書き込み動作
を行ない、メモリセルデータが破壊されることなく再書
き込みされるようなＲＡＳタイムアウト機能またはこれ
と同等の機能をチップ外から行なわせるダイナミック型
メモリまたはそのシステム１こおいて、上を己のような
機能を行なわせるＲＡＳをロー系とカラム系に分け、ロ
ー系ＲＡＳで、充分なビット線対のリストア動作を行な
い、カラム系ＲＡＳで、前記ロー系ＲＡＳに係わらず、
読み出し／書き込みの正常動作、カラム系制御回路の信
号タイミング上で生じる問題の解決等を可能とし、また
最近の高集積化、高速化にも対応できるようにしたもの
である。
Ｍが働き始めてから一定期間ＲＡＳ入力がアクティブで
あれば、その後は上記ＲＡＳ入力のレベル如何に拘らず
、チップ内部で正常な読み出し動作または書き込み動作
を行ない、メモリセルデータが破壊されることなく再書
き込みされるようなＲＡＳタイムアウト機能またはこれ
と同等の機能をチップ外から行なわせるダイナミック型
メモリまたはそのシステム１こおいて、上を己のような
機能を行なわせるＲＡＳをロー系とカラム系に分け、ロ
ー系ＲＡＳで、充分なビット線対のリストア動作を行な
い、カラム系ＲＡＳで、前記ロー系ＲＡＳに係わらず、
読み出し／書き込みの正常動作、カラム系制御回路の信
号タイミング上で生じる問題の解決等を可能とし、また
最近の高集積化、高速化にも対応できるようにしたもの
である。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）および（ｂ）は本発明のダイナミック型メ
モリの一部を示しており、第１図（ａ）において、ｌは
外部ＲＡＳ人カバカバッファは第１の内部ＲＡＳ信号Ｒ
ＩＮＴを発生する第１の内部ＲＡＳ （ロー系ＲＡＳ）
発生回路、３は第２の内部ＲＡＳ（カラム系ＲＡＳ）信
号ＫＲＩ ＮＴを発生する第２の内部ＲＡＳ発生回路、
４は第１のタイマ回路、５は第２のタイマ回路である。
モリの一部を示しており、第１図（ａ）において、ｌは
外部ＲＡＳ人カバカバッファは第１の内部ＲＡＳ信号Ｒ
ＩＮＴを発生する第１の内部ＲＡＳ （ロー系ＲＡＳ）
発生回路、３は第２の内部ＲＡＳ（カラム系ＲＡＳ）信
号ＫＲＩ ＮＴを発生する第２の内部ＲＡＳ発生回路、
４は第１のタイマ回路、５は第２のタイマ回路である。
外部ＲＡＳ人カバカバッファ２段のインバータ６．７か
らなる。第１の内部ＲＡＳ発生回路２および第２の内部
ＲＡＳ発生回路３は、それぞれ二入力ナンドゲートがク
ロス接続されてなるセットリセット型フリップフロップ
ＦＦＩ、ＦＦ２と、この各フリップフロップの各セット
出力端に対応して接続されているインバータ８．９とか
らなり、この各インバータ８．９の出力が対応して第１
の内部ＲＡＳ信号ＲＩＮＴおよび第２の内部ＲＡＳ信号
ＫＲＩ ＮＴとなる。
らなる。第１の内部ＲＡＳ発生回路２および第２の内部
ＲＡＳ発生回路３は、それぞれ二入力ナンドゲートがク
ロス接続されてなるセットリセット型フリップフロップ
ＦＦＩ、ＦＦ２と、この各フリップフロップの各セット
出力端に対応して接続されているインバータ８．９とか
らなり、この各インバータ８．９の出力が対応して第１
の内部ＲＡＳ信号ＲＩＮＴおよび第２の内部ＲＡＳ信号
ＫＲＩ ＮＴとなる。
各フリップフロップＦＦＩ、ＦＦ２の各セット入力端に
は外部ＲＡＳ人カバカバッファ出力が入力し、フリップ
フロップＦＦＩ、ＦＦ２の各リセット入力端には、対応
して第１のタイマ回路４の出力ＲＴＭおよび第２のタイ
マ回路５の出力ＫＲＴＭが入力する。
は外部ＲＡＳ人カバカバッファ出力が入力し、フリップ
フロップＦＦＩ、ＦＦ２の各リセット入力端には、対応
して第１のタイマ回路４の出力ＲＴＭおよび第２のタイ
マ回路５の出力ＫＲＴＭが入力する。
第１のタイマ回路４は、ワード線を駆動する信号ＷＤＲ
Ｖが一方の入力となる二入力ナンドゲート１０と、信号
ＷＤＲＶを遅延時間τｌだけ遅延させる第１の遅延回路
１１と、この遅延回路１１の出力を反転して二入力ナン
ドゲート１０の他方の入力とするインバータ１２と、二
入力ナンドゲート１０の出力を反転するインバータ１３
とからなり、このインバータ１３の出力がＲＴＭである
。
Ｖが一方の入力となる二入力ナンドゲート１０と、信号
ＷＤＲＶを遅延時間τｌだけ遅延させる第１の遅延回路
１１と、この遅延回路１１の出力を反転して二入力ナン
ドゲート１０の他方の入力とするインバータ１２と、二
入力ナンドゲート１０の出力を反転するインバータ１３
とからなり、このインバータ１３の出力がＲＴＭである
。
第２のタイマ回路５は、ワード線を駆動する信号ＷＤＲ
Ｖが一方の入力となる二入力ナンドゲート１４と、信号
ＷＤＲＶが入力し、これを遅延時間τ２だけ遅延させる
第２の遅延回路１５と、この遅延回路１５の出力を反転
して二入力ナンドゲート１４の他方の入力とするインバ
ータ１６と、二入力ナンドゲート１４の出力を反転する
インバータ１７とからなり、このインバータ１７の出力
がＫＲＴＭである。
Ｖが一方の入力となる二入力ナンドゲート１４と、信号
ＷＤＲＶが入力し、これを遅延時間τ２だけ遅延させる
第２の遅延回路１５と、この遅延回路１５の出力を反転
して二入力ナンドゲート１４の他方の入力とするインバ
ータ１６と、二入力ナンドゲート１４の出力を反転する
インバータ１７とからなり、このインバータ１７の出力
がＫＲＴＭである。
第１図（ｂ）において、２１はローアドレスバッファ制
御回路、２２はワード線駆動回路、２３はローアドレス
バッファ回路、２４はローデコーダ、２５および２６は
それぞれ遅延回路であり、これらのロー系の制御回路系
は第１の内部ＲＡＳ発生回路２の出力ＲＩＮＴにより支
配される。なお、遅延回路２５の出力ＳＥＮはＮチャネ
ルセンスアンプ活性化信号、遅延回路２６の出力ＳＥＰ
はＰチャネルセンスアンプ活性化信号である。
御回路、２２はワード線駆動回路、２３はローアドレス
バッファ回路、２４はローデコーダ、２５および２６は
それぞれ遅延回路であり、これらのロー系の制御回路系
は第１の内部ＲＡＳ発生回路２の出力ＲＩＮＴにより支
配される。なお、遅延回路２５の出力ＳＥＮはＮチャネ
ルセンスアンプ活性化信号、遅延回路２６の出力ＳＥＰ
はＰチャネルセンスアンプ活性化信号である。
また、２７はカラムアドレスバッファ制御回路、２８は
カラムアドレスバッファ回路、２９はカラム系活性化回
路、３０はカラムデコーダ、３１はアドレス遷移検知回
路、３２は出力制御回路、３３は書込み制御回路であり
、これらのカラム系の制御回路系は第２の内部玉−１３
−発生回路３の出力ＫＲＩ ＮＴにより支配される。
カラムアドレスバッファ回路、２９はカラム系活性化回
路、３０はカラムデコーダ、３１はアドレス遷移検知回
路、３２は出力制御回路、３３は書込み制御回路であり
、これらのカラム系の制御回路系は第２の内部玉−１３
−発生回路３の出力ＫＲＩ ＮＴにより支配される。
次に、上記第１図（ａ）、（ｂ）の回路の動作を説明す
る。ワード線駆動信号ＷＤＲＶは、最初、低レベルであ
り、このワード線駆動信号ＷＤＲＶが低レベルから高レ
ベルへ立ち上がり、ワード線ＷＬを駆動し始めると、第
１のタイマ回路４の出力ＲＴＭが低レベルから高レベル
へ立ち上がる。
る。ワード線駆動信号ＷＤＲＶは、最初、低レベルであ
り、このワード線駆動信号ＷＤＲＶが低レベルから高レ
ベルへ立ち上がり、ワード線ＷＬを駆動し始めると、第
１のタイマ回路４の出力ＲＴＭが低レベルから高レベル
へ立ち上がる。
すると、第１の内部ＲＡＳ発生回路２のフリップフ、ロ
ッゾＦＦＩがセットされ、その出力ＲＩＮＴは外部ＲＡ
Ｓ入力の影響を受けることなく低レベルにクランプされ
る。（ＲＡＳタイムアウトがかかり始める）。しばらく
して、センスアンプが活性化され始めるが、上記信号Ｗ
ＤＲＶが高レベルになると、第１の遅延回路１１による
遅延時間τ１の後、第１のタイマ回路４の出力ＲＴＭは
低レベルに落ちる。この時点でＲＡＳタイムアウトが解
除され、第１の内部ＲＡＳ発生回路２の出力ＲＩＮＴは
再び外部ＲＡＳ入力の影響を受けて動作するようになる
。この第１の遅延回路１１による遅延時間τｌは、セン
スアンプが活性化し、ビット線対のうちの高レベル側が
ＶＣＣ電位側ヘリスドアされてゆき、十分なレベルに達
するまでの時間あるいは低レベル側がＶｓｓ電位側ヘリ
スドアされてゆき、十分なレベルに達するまでの時間の
内の大きい方として設定される。従って、ＲＡＳの低レ
ベル期間の最小値の規定に影響されずにビット線の動き
により独自に設定することが可能になる。
ッゾＦＦＩがセットされ、その出力ＲＩＮＴは外部ＲＡ
Ｓ入力の影響を受けることなく低レベルにクランプされ
る。（ＲＡＳタイムアウトがかかり始める）。しばらく
して、センスアンプが活性化され始めるが、上記信号Ｗ
ＤＲＶが高レベルになると、第１の遅延回路１１による
遅延時間τ１の後、第１のタイマ回路４の出力ＲＴＭは
低レベルに落ちる。この時点でＲＡＳタイムアウトが解
除され、第１の内部ＲＡＳ発生回路２の出力ＲＩＮＴは
再び外部ＲＡＳ入力の影響を受けて動作するようになる
。この第１の遅延回路１１による遅延時間τｌは、セン
スアンプが活性化し、ビット線対のうちの高レベル側が
ＶＣＣ電位側ヘリスドアされてゆき、十分なレベルに達
するまでの時間あるいは低レベル側がＶｓｓ電位側ヘリ
スドアされてゆき、十分なレベルに達するまでの時間の
内の大きい方として設定される。従って、ＲＡＳの低レ
ベル期間の最小値の規定に影響されずにビット線の動き
により独自に設定することが可能になる。
他方、ワード線駆動信号ＷＤＲＶが低レベルから高レベ
ルへ立ち上がり、ワード線ＷＬを駆動し始めると、第２
のタイマ回路５の出力ＫＲＴＭが低レベルから高レベル
へ立ち上がる。すると、第２の内部ＲＡＳ発生回路３の
フリップフロップＦＦ２がセットされ、その出力ＫＲＩ
ＮＴは外部ＲＡＳ入力の影響を受けることなく低レベ
ルにクランプされる。（ＲＡＳタイムアウトがかかり始
める）。そして、第２の遅延回路１５による遅延時間τ
２の後、第２のタイマ回路５の出力ＫＲＴＭは低レベル
に落ちる。この時点でＲＡＳタイムアウトが解除され、
第２の内部玉］ｖ３−発生回路３の出力ＫＲＩＮＴは再
び外部ＲＡＳ入力の影響を受けて動作するようになる。
ルへ立ち上がり、ワード線ＷＬを駆動し始めると、第２
のタイマ回路５の出力ＫＲＴＭが低レベルから高レベル
へ立ち上がる。すると、第２の内部ＲＡＳ発生回路３の
フリップフロップＦＦ２がセットされ、その出力ＫＲＩ
ＮＴは外部ＲＡＳ入力の影響を受けることなく低レベ
ルにクランプされる。（ＲＡＳタイムアウトがかかり始
める）。そして、第２の遅延回路１５による遅延時間τ
２の後、第２のタイマ回路５の出力ＫＲＴＭは低レベル
に落ちる。この時点でＲＡＳタイムアウトが解除され、
第２の内部玉］ｖ３−発生回路３の出力ＫＲＩＮＴは再
び外部ＲＡＳ入力の影響を受けて動作するようになる。
この第２の遅延回路１５による遅延時間τ２は、ビット
線のりストア状態によらずにｔＲＡＳｍｉｎの規定に基
ずいて、この規定に合致するか、あるいは余裕をとって
多少短く設定すればよい。つまり、このＤＲＡＭに、外
部からＲＡＳの低レベル期間を短く入力しても（勿論、
ＲＡＳの立ち下がりから信号ＷＤＲＶの立ち上がりまで
の期間よりは長くなければならない）、内部ＲＡＳの低
レベル期間は規定の最小値に設定されるようになってお
り、−般的に、 ｒｌ ＞ｔＲＡＳｍｉｎ≧τ２ の関係が成り立っている。
線のりストア状態によらずにｔＲＡＳｍｉｎの規定に基
ずいて、この規定に合致するか、あるいは余裕をとって
多少短く設定すればよい。つまり、このＤＲＡＭに、外
部からＲＡＳの低レベル期間を短く入力しても（勿論、
ＲＡＳの立ち下がりから信号ＷＤＲＶの立ち上がりまで
の期間よりは長くなければならない）、内部ＲＡＳの低
レベル期間は規定の最小値に設定されるようになってお
り、−般的に、 ｒｌ ＞ｔＲＡＳｍｉｎ≧τ２ の関係が成り立っている。
上記実施例のＤＲＡＭによれば、仕様で規定されている
ｔＲＡＳｍｉｎでＤＲＡＭを動かしても、比較的余裕の
あるｔＲＰ （ＲＡＳプリチャージ期間）の方へ内部Ｒ
ＡＳをずらすことで４Ｑｎｓ位までリストア時間を伸ば
すことができるので、ビット線のりストアが不十分のた
めにソフトエラ、ポーズ特性が悪化することもなく、高
速化が実現できる。またｒｌ＜τ２の関係を有するタイ
マ１５でカラム系回路を制御しているため、早い時点で
カラムＲＡＳ （第２の内部ＲＡＳ）をプリチャージレ
ベルとしてカラム系制御回路の動作を禁止でき、このた
め誤った書き込みとか読み出しがなくなって、正常な書
き込み／読み出し動作が保証でき、ＲＡＳタイムアウト
機能の目的の一つであるクリティカルタイミングを減ら
すことに貢献している。
ｔＲＡＳｍｉｎでＤＲＡＭを動かしても、比較的余裕の
あるｔＲＰ （ＲＡＳプリチャージ期間）の方へ内部Ｒ
ＡＳをずらすことで４Ｑｎｓ位までリストア時間を伸ば
すことができるので、ビット線のりストアが不十分のた
めにソフトエラ、ポーズ特性が悪化することもなく、高
速化が実現できる。またｒｌ＜τ２の関係を有するタイ
マ１５でカラム系回路を制御しているため、早い時点で
カラムＲＡＳ （第２の内部ＲＡＳ）をプリチャージレ
ベルとしてカラム系制御回路の動作を禁止でき、このた
め誤った書き込みとか読み出しがなくなって、正常な書
き込み／読み出し動作が保証でき、ＲＡＳタイムアウト
機能の目的の一つであるクリティカルタイミングを減ら
すことに貢献している。
第２図（ａ）は本発明の他の実施例の三つのタイマを持
つＲＡＳタイムアウト回路図であり、三つの出力信号Ｒ
ＩＮＴＩ、ＲＩＮＴ２゜ＲＩＮＴ３は第２図（ｂ）に示
すようにＤＲＡＭの各回路ブロックに分割されて入力さ
れる。ここで前実施例に対応する個所には同一符号を用
い、かつ適宜添字を付しておく。この回路のタイマ４．
で得られる信号ＲＩＮＴＩはロー系ＲＡＳであり、タイ
マ４□、４３で得られる信号ｆｆ、ｍ−はカラム系■τ
Ｉである。
つＲＡＳタイムアウト回路図であり、三つの出力信号Ｒ
ＩＮＴＩ、ＲＩＮＴ２゜ＲＩＮＴ３は第２図（ｂ）に示
すようにＤＲＡＭの各回路ブロックに分割されて入力さ
れる。ここで前実施例に対応する個所には同一符号を用
い、かつ適宜添字を付しておく。この回路のタイマ４．
で得られる信号ＲＩＮＴＩはロー系ＲＡＳであり、タイ
マ４□、４３で得られる信号ｆｆ、ｍ−はカラム系■τ
Ｉである。
即ち第一のタイマ４．は、ワード線駆動信号ＷＤＲＶが
立ち上ってから作動し始め、ビット線が充分リストアさ
れるまでの時間τ１が経過すれば切れる。この期間では
、ＲＩＮＴＩは外部信号ＲＡＳの電圧値に依らずローレ
ベルを保ち続ける。
立ち上ってから作動し始め、ビット線が充分リストアさ
れるまでの時間τ１が経過すれば切れる。この期間では
、ＲＩＮＴＩは外部信号ＲＡＳの電圧値に依らずローレ
ベルを保ち続ける。
第２図（ｂ）に示すとおり、ＲＩＮＴＩは、ローアドレ
スバッファ制御回路２１、ワード線駆動回路２２に入力
し、ｔＲＡＳ （ＲＡＳがローレベルである期間）を短
くしても、ワード線のレベルが立ち上る時期（ＷＤＲＶ
が立ち上る時期）より長ければ、ビット線ゆく充分リス
トアされるまで待ってからワード線が閉まり、その後ビ
ット線をイコライズ（等電位にすること）する。このビ
・ソト線のイコライズは、ローアドレスバッファ２３の
出力信号により行なわれる。一方、第二のタイマ４゜で
支配される出力信号ＲＩＮＴ２は、第２図（ｂ）に示す
ように、カラムアドレスバ・ソファ制御回路２７と、カ
ラム系制御回路２９に入力する。この信号は、ＲＩＮＴ
Ｉと同様に、外部信号ｍをローレベルにすればローレベ
ルになり、ワード線駆動信号ＷＤＲＶが立ち上ると、第
二のタイマ４□が作動し始めるため、外部信号ＲＡＳの
電圧値に依らず、ローレベルを保ち続ける。
スバッファ制御回路２１、ワード線駆動回路２２に入力
し、ｔＲＡＳ （ＲＡＳがローレベルである期間）を短
くしても、ワード線のレベルが立ち上る時期（ＷＤＲＶ
が立ち上る時期）より長ければ、ビット線ゆく充分リス
トアされるまで待ってからワード線が閉まり、その後ビ
ット線をイコライズ（等電位にすること）する。このビ
・ソト線のイコライズは、ローアドレスバッファ２３の
出力信号により行なわれる。一方、第二のタイマ４゜で
支配される出力信号ＲＩＮＴ２は、第２図（ｂ）に示す
ように、カラムアドレスバ・ソファ制御回路２７と、カ
ラム系制御回路２９に入力する。この信号は、ＲＩＮＴ
Ｉと同様に、外部信号ｍをローレベルにすればローレベ
ルになり、ワード線駆動信号ＷＤＲＶが立ち上ると、第
二のタイマ４□が作動し始めるため、外部信号ＲＡＳの
電圧値に依らず、ローレベルを保ち続ける。
そして、第一のタイマ４１の時定数τｌよりも短い時定
数τ２が経過するとタイマ４２が切れ、ＲＩ ＮＴ２は
外部ＲＡＳと同期するようになる。
数τ２が経過するとタイマ４２が切れ、ＲＩ ＮＴ２は
外部ＲＡＳと同期するようになる。
このタイマ４□が切れる時期は、ＤＲＡＭのｔＲＡＳｍ
ｉｎのスペック値に合致するか、あるいは余裕をもって
多少短く設定されるものである。つまり、第二のタイマ
４２は、ＤＲＡＭを、ｔＲＡＳを短く制御しても、正常
に読み出し／書き込み出来るように保証するもので、Ｒ
ＡＳタイムアウト機能の目的の一つであるクリティカル
タイミングを減らすことに貢献している。
ｉｎのスペック値に合致するか、あるいは余裕をもって
多少短く設定されるものである。つまり、第二のタイマ
４２は、ＤＲＡＭを、ｔＲＡＳを短く制御しても、正常
に読み出し／書き込み出来るように保証するもので、Ｒ
ＡＳタイムアウト機能の目的の一つであるクリティカル
タイミングを減らすことに貢献している。
更に本実施例の特徴は、別の第三のタイマ４３を内蔵し
ていることである。この実施例においては、第三のタイ
マ４．の時定数τ３は、τ２＜τ３＜τ１に設定されて
いる。このタイマ４．で支配されている出力信号ＲＩＮ
Ｔ３は、第２図（ｂ）のようにカラムデコーダ３０に入
力されていて、ｔＲＡＳを短く入力すると、まずはじめ
にカラムアドレスバッファ制御回路２７、カラム制御回
路２９に入力している内部ＲＡＳ信号ＲＩ ＮＴ２がハ
イレベルにリセットされるが、この時点からしばらくの
間は、カラムデコーダに入力している内部ＲＡＳ信号Ｒ
ＩＮＴ３はローレベルを保つ為、カラムセレクト線（Ｃ
Ｓ Ｌ）は選択されたままの状態をとり続ける。しかし
、ローアドレスバッファ制御回路２１、ワード線駆動回
路２２に入力している内部ＲＡＳ信号ＲＩＮＴ１がリセ
ットされるよりは早い時期にリセットされるよう設定さ
れている（τ３＜τ１）。
ていることである。この実施例においては、第三のタイ
マ４．の時定数τ３は、τ２＜τ３＜τ１に設定されて
いる。このタイマ４．で支配されている出力信号ＲＩＮ
Ｔ３は、第２図（ｂ）のようにカラムデコーダ３０に入
力されていて、ｔＲＡＳを短く入力すると、まずはじめ
にカラムアドレスバッファ制御回路２７、カラム制御回
路２９に入力している内部ＲＡＳ信号ＲＩ ＮＴ２がハ
イレベルにリセットされるが、この時点からしばらくの
間は、カラムデコーダに入力している内部ＲＡＳ信号Ｒ
ＩＮＴ３はローレベルを保つ為、カラムセレクト線（Ｃ
Ｓ Ｌ）は選択されたままの状態をとり続ける。しかし
、ローアドレスバッファ制御回路２１、ワード線駆動回
路２２に入力している内部ＲＡＳ信号ＲＩＮＴ１がリセ
ットされるよりは早い時期にリセットされるよう設定さ
れている（τ３＜τ１）。
この理由としては、カラムセレクト線ＣＳＬがＲＩＮＴ
２のリセットと同時にリセットされると、ｔＲＡＳｍｉ
ｎでＲＡＳを入力する場合にライト動作が完了する前に
ＣＳＬがリセットされライト動作が不完全となり、書き
込みが出来なくなる場合がある。逆にカラムセレクト線
Ｃ３ＬがＲＩＮＴＩのリセットと同時にリセットされる
と、ビット線の“０”側の浮きが納ってからワード線が
閉じるまでの時間に余裕がなくなり、セルに再書き込み
される信号量が減り不良に至る場合がある。上記ビット
線の“０”側の浮きがあるということは、カラムセレク
ト線ＳＣＬの多重選択に対し、メモリセルのデータを保
護するために、ＤＱ線（Ｃ８Ｌが高レベルの時にビット
線に接続されている線）にはＰチャネル型負荷トランジ
スタが付いており、ＣＳＬが選択状態の時は、ＤＱ線、
ビット線ともに“０”レベルは１ボルト前後浮いている
ということである。しかし適当にｔＲＡＳが大きい状態
でＲＡＳをプリチャージレベルとすれば、元来ビット線
のりストアが進んでいる為“０”側の浮きが完全に納ま
らない状態でワード線が閉っても信号量は充分確保でき
るので、不良にはならない。
２のリセットと同時にリセットされると、ｔＲＡＳｍｉ
ｎでＲＡＳを入力する場合にライト動作が完了する前に
ＣＳＬがリセットされライト動作が不完全となり、書き
込みが出来なくなる場合がある。逆にカラムセレクト線
Ｃ３ＬがＲＩＮＴＩのリセットと同時にリセットされる
と、ビット線の“０”側の浮きが納ってからワード線が
閉じるまでの時間に余裕がなくなり、セルに再書き込み
される信号量が減り不良に至る場合がある。上記ビット
線の“０”側の浮きがあるということは、カラムセレク
ト線ＳＣＬの多重選択に対し、メモリセルのデータを保
護するために、ＤＱ線（Ｃ８Ｌが高レベルの時にビット
線に接続されている線）にはＰチャネル型負荷トランジ
スタが付いており、ＣＳＬが選択状態の時は、ＤＱ線、
ビット線ともに“０”レベルは１ボルト前後浮いている
ということである。しかし適当にｔＲＡＳが大きい状態
でＲＡＳをプリチャージレベルとすれば、元来ビット線
のりストアが進んでいる為“０”側の浮きが完全に納ま
らない状態でワード線が閉っても信号量は充分確保でき
るので、不良にはならない。
上記実施例によれば、次のような利点が得られる。即ち
ＤＲＡＭが高集積化され、かつ高速動作が要求されるよ
うになると、ｔＲＡＳの最小値でＤＲＡＭを制御した時
、ビット線リストアが不充分で不良に至る場合が出てく
る。本実施例ではＲＡＳプリチャージタイムｔＲＰには
余裕がある為、前記（１）式で定義されるＲＡＳサイク
ルタイムｔＲＣを一定値に保ったままで、チップ内のタ
イマ４１でｔＲＡＳを伸ばしくＲＩＮＴＩ）ｔＲＰに食
い込ませることで、ビット線リストアが充分行える高速
ＤＲＡＭを実現することができる。また、ＲＡＳの立ち
上がりから規定されるタイミングスペック（カラム系の
動作を禁止する）を、ｔＲＡＳｍｉｎでも満すようにす
る為に、カラム系回路にはｔＲＡＳｍｉｎよりも早く切
れるタイマ４２で支配されるＲＩＮＴ２を入力する。
ＤＲＡＭが高集積化され、かつ高速動作が要求されるよ
うになると、ｔＲＡＳの最小値でＤＲＡＭを制御した時
、ビット線リストアが不充分で不良に至る場合が出てく
る。本実施例ではＲＡＳプリチャージタイムｔＲＰには
余裕がある為、前記（１）式で定義されるＲＡＳサイク
ルタイムｔＲＣを一定値に保ったままで、チップ内のタ
イマ４１でｔＲＡＳを伸ばしくＲＩＮＴＩ）ｔＲＰに食
い込ませることで、ビット線リストアが充分行える高速
ＤＲＡＭを実現することができる。また、ＲＡＳの立ち
上がりから規定されるタイミングスペック（カラム系の
動作を禁止する）を、ｔＲＡＳｍｉｎでも満すようにす
る為に、カラム系回路にはｔＲＡＳｍｉｎよりも早く切
れるタイマ４２で支配されるＲＩＮＴ２を入力する。
しかし、このタイミングでカラム選択線を立ち下げると
、ライト動作が不充分となり書き込み不良を起こす危険
がある。逆にＲＩＮＴＩの立ち上がりと同時にＣ８Ｌを
立ち下げ（リセット）ると、ビット線の“０”側のりス
トアが不充分で不良を起こす危険がある。従ってＣＳＬ
を立ち下げるＲ Ｉ ＮＴ３信号はＲＩＮＴＩよりは早
く、ＲＩＮＴ２よりは遅くリセットするように設定し、
正常動作を保証すると同時に、セル内にリストアされる
信号量を増やすことができる。
、ライト動作が不充分となり書き込み不良を起こす危険
がある。逆にＲＩＮＴＩの立ち上がりと同時にＣ８Ｌを
立ち下げ（リセット）ると、ビット線の“０”側のりス
トアが不充分で不良を起こす危険がある。従ってＣＳＬ
を立ち下げるＲ Ｉ ＮＴ３信号はＲＩＮＴＩよりは早
く、ＲＩＮＴ２よりは遅くリセットするように設定し、
正常動作を保証すると同時に、セル内にリストアされる
信号量を増やすことができる。
第３図は本発明の他の実施例で、同図（ａ）は内部ＲＡ
Ｓ発生回路、同図（ｂ）はその信号を受ける回路部分で
ある。ここで第１図の実施例に対応する個所には同一符
号を付しておく。
Ｓ発生回路、同図（ｂ）はその信号を受ける回路部分で
ある。ここで第１図の実施例に対応する個所には同一符
号を付しておく。
この回路の主旨は、ＲＡＳタイムアウトのタイマ４の時
定数τをｔＲＡＳｍｉｎのスペックより長く設定するこ
とにより、ｔＲＡＳｍｉｎでＤＲＡＭを動かしても、ビ
ット線のりストアを充分に行えるようにする。ｔＲＰ
（ＲＡＳプリチャージタイム）には余裕があるので、内
部ｔＲＡＳがｔＲＡＳｍｉｎより長く、ｔＲＰの方へ食
い込んでもｔＲＣ（ＲＡＳサイクルタイム）のスペック
を満たすことが出来る。しかし、このままではＲＡＳプ
リチャージの時点から規定されるタイミングスペックが
ｔＲＡＳｍｉｎで満たせなくなるので、ビット線リスト
アに関係しないカラムアドレスバッファ制御回路２７、
カラム系制御回路２９にはタイマ４からの制御をはずし
、外部のｒＸＩの制御をバッファ１から直接受けるよう
にすることである。
定数τをｔＲＡＳｍｉｎのスペックより長く設定するこ
とにより、ｔＲＡＳｍｉｎでＤＲＡＭを動かしても、ビ
ット線のりストアを充分に行えるようにする。ｔＲＰ
（ＲＡＳプリチャージタイム）には余裕があるので、内
部ｔＲＡＳがｔＲＡＳｍｉｎより長く、ｔＲＰの方へ食
い込んでもｔＲＣ（ＲＡＳサイクルタイム）のスペック
を満たすことが出来る。しかし、このままではＲＡＳプ
リチャージの時点から規定されるタイミングスペックが
ｔＲＡＳｍｉｎで満たせなくなるので、ビット線リスト
アに関係しないカラムアドレスバッファ制御回路２７、
カラム系制御回路２９にはタイマ４からの制御をはずし
、外部のｒＸＩの制御をバッファ１から直接受けるよう
にすることである。
第３図（ａ）、第３図（ｂ）に沿って本実施例を説明す
る。第３図（ａ）に示すようにＤＲＡＭの外部ＲＡＳを
バッファ１で受け、内部ＲＡＳワード線駆動信号ＷＤＲ
Ｖが立ち上ると、外部ＲＡＳの制御を受け付けなくなり
、低レベル状態を取り続け、ビット線が充分リストア出
来るまでの時間τだけ時間がたてば、再び外部ＲＡＳの
制御を受けるようになる信号である。このＲＩＮＴ−１
は、第３図（ｂ）に示されているとおり、ローアドレス
バッファ制御回路２１、ワード線駆動回路２２にのみ入
力し、ｔＲＡＳｍｉｎでＤＲＡＭを動作させてもビット
線リストアが充分行われる時間だけ待ってから、ワード
線が閉まり、その後、ビット線をイコライズする。（ビ
ット線イコライズはローアドレスバッファ２３の出力信
号により行われる。）一方、ＫＲＩＮＴ−１は外部玉７
Ｅ−に全く同期しており、第３図（ｂ）に示すとおり、
カラムアドレスバッファ制御回路２７、カラム系制御回
路２９に入力している。これにより、ＲＡＳプリチャー
ジの時点より規定されているタイミングスペックをｔＲ
ＡＳｍｉｎでも満たせるようにしている。つまり上記τ
大にも係わらず、ＫＲＩＮＴ−１でカラム系の制御回路
の動作を独自に制御できるのである。上のようなタイミ
ングの典型は第４図に示すように、ｔＲＰＣ（ＲＡＳ
ｔｏ ＣＡＳ Ｐｒｃｈａｒｇｅ Ｔｉｍｅ
）と、ｔ ＲＲＨ（ＲｅａｄＣｏｍｍａｎｄ Ｈｏ
１ｄ Ｔｉｍｅ Ｒｅｆｅｒｅｎｃｅ ｔｏ
ＲＡＳ）がある。ｔＲＰＣはＲＡＳをプリチャージ状態
にしてから、ＣＡＳをアクテップ状態にするまでの時間
として定義されている。しかしてリード以外のサイクル
の終了時において（たとえばＲＡＳオンリーリフレッシ
ュの終了時点において）ｔＲＰｃｍｉｎ−０としても、
出力バッファ３４を介してデータＤＯＵＴを出力しては
ならないという規定がある。勿論ｔＲＡＳｍｉｎに於て
もこの規定を守らなければならない。第５図のグラフに
於て破線内領域４１でこの規定を守らねばならない。つ
まりこの領域４１では、ＤＯＵＴはオーブン（出力を出
力していない状態）でなければならない。もしも、カラ
ムアドレスバッファ２７やカラム系制御回路２９も、ｔ
ＲＡＳｍｉｎよりも長いタイマを持つ上述のＲＩＮＴ−
１で制御されるとすれば、第６図のようなシュムーにな
り、一部スペックを満たせなくなる領域４２がでてくる
。これは、ＲＩＮＴ−１の立ち上がりが遅くなるため、
フェイル領域４３が増大するた峠である。本実施例（第
３図（ｂ））によれば、第７図のようなシュムーになり
、ＫＲＩＮＴ−１はＲＩ ＮＴ−１に係わらなくなり、
フェイル領域が４３′のようにできるため、スペックを
満たすことができる。ｔＲＲＨはＲＡＳをプリチャージ
してからライトイネーブル信号ＷＥをアクティブにする
までの時間として定義されている。このタイミングもｔ
ＲＰＣと同様にｔＲＲＨｍｉｎ＝０でも誤ってライト動
作に入ってはならないと規定されている。これもカラム
アドレスバッファ２８やカラム系制御回路２９がＲＩ
ＮＴ−１で制御されていると、ｔＲＡＳｍｉｎでこのス
ペックを満足できなくなるが、第３図（ｂ）ではＫＲＩ
ＮＴ−１で制御されるため、ライト動作のスペックも
満足できる。
る。第３図（ａ）に示すようにＤＲＡＭの外部ＲＡＳを
バッファ１で受け、内部ＲＡＳワード線駆動信号ＷＤＲ
Ｖが立ち上ると、外部ＲＡＳの制御を受け付けなくなり
、低レベル状態を取り続け、ビット線が充分リストア出
来るまでの時間τだけ時間がたてば、再び外部ＲＡＳの
制御を受けるようになる信号である。このＲＩＮＴ−１
は、第３図（ｂ）に示されているとおり、ローアドレス
バッファ制御回路２１、ワード線駆動回路２２にのみ入
力し、ｔＲＡＳｍｉｎでＤＲＡＭを動作させてもビット
線リストアが充分行われる時間だけ待ってから、ワード
線が閉まり、その後、ビット線をイコライズする。（ビ
ット線イコライズはローアドレスバッファ２３の出力信
号により行われる。）一方、ＫＲＩＮＴ−１は外部玉７
Ｅ−に全く同期しており、第３図（ｂ）に示すとおり、
カラムアドレスバッファ制御回路２７、カラム系制御回
路２９に入力している。これにより、ＲＡＳプリチャー
ジの時点より規定されているタイミングスペックをｔＲ
ＡＳｍｉｎでも満たせるようにしている。つまり上記τ
大にも係わらず、ＫＲＩＮＴ−１でカラム系の制御回路
の動作を独自に制御できるのである。上のようなタイミ
ングの典型は第４図に示すように、ｔＲＰＣ（ＲＡＳ
ｔｏ ＣＡＳ Ｐｒｃｈａｒｇｅ Ｔｉｍｅ
）と、ｔ ＲＲＨ（ＲｅａｄＣｏｍｍａｎｄ Ｈｏ
１ｄ Ｔｉｍｅ Ｒｅｆｅｒｅｎｃｅ ｔｏ
ＲＡＳ）がある。ｔＲＰＣはＲＡＳをプリチャージ状態
にしてから、ＣＡＳをアクテップ状態にするまでの時間
として定義されている。しかしてリード以外のサイクル
の終了時において（たとえばＲＡＳオンリーリフレッシ
ュの終了時点において）ｔＲＰｃｍｉｎ−０としても、
出力バッファ３４を介してデータＤＯＵＴを出力しては
ならないという規定がある。勿論ｔＲＡＳｍｉｎに於て
もこの規定を守らなければならない。第５図のグラフに
於て破線内領域４１でこの規定を守らねばならない。つ
まりこの領域４１では、ＤＯＵＴはオーブン（出力を出
力していない状態）でなければならない。もしも、カラ
ムアドレスバッファ２７やカラム系制御回路２９も、ｔ
ＲＡＳｍｉｎよりも長いタイマを持つ上述のＲＩＮＴ−
１で制御されるとすれば、第６図のようなシュムーにな
り、一部スペックを満たせなくなる領域４２がでてくる
。これは、ＲＩＮＴ−１の立ち上がりが遅くなるため、
フェイル領域４３が増大するた峠である。本実施例（第
３図（ｂ））によれば、第７図のようなシュムーになり
、ＫＲＩＮＴ−１はＲＩ ＮＴ−１に係わらなくなり、
フェイル領域が４３′のようにできるため、スペックを
満たすことができる。ｔＲＲＨはＲＡＳをプリチャージ
してからライトイネーブル信号ＷＥをアクティブにする
までの時間として定義されている。このタイミングもｔ
ＲＰＣと同様にｔＲＲＨｍｉｎ＝０でも誤ってライト動
作に入ってはならないと規定されている。これもカラム
アドレスバッファ２８やカラム系制御回路２９がＲＩ
ＮＴ−１で制御されていると、ｔＲＡＳｍｉｎでこのス
ペックを満足できなくなるが、第３図（ｂ）ではＫＲＩ
ＮＴ−１で制御されるため、ライト動作のスペックも
満足できる。
即ち上記実施例によれば次のような利点がある。
前述したように、ビット線リストア時間は従来のＤＲＡ
Ｍでは、ｔＲＡＳ （ＲＡＳのパルス幅）の最小値内に
納まり、ＲＡＳタイムアウト機能は、■ＲＡＳプリチャ
ージのクリティカルタイミングをなくシ、ユーザーに使
い易くする、■ＲＡＳの受けるノイズによりデータ破壊
されるのを防ぐ、という消極的働きしか持っていなかっ
た。
Ｍでは、ｔＲＡＳ （ＲＡＳのパルス幅）の最小値内に
納まり、ＲＡＳタイムアウト機能は、■ＲＡＳプリチャ
ージのクリティカルタイミングをなくシ、ユーザーに使
い易くする、■ＲＡＳの受けるノイズによりデータ破壊
されるのを防ぐ、という消極的働きしか持っていなかっ
た。
しかし、徐々にＤＲＡＭも高速化を要求されツツあり、
ｔＲＡＳの最小値も８０ｎｓ、６０ｎｓと短いものが求
められている。と同時に、ＤＲＡＭの容量が増えて来る
と、一般にビット線のりストアに要する時間は長くなる
傾向にある。
ｔＲＡＳの最小値も８０ｎｓ、６０ｎｓと短いものが求
められている。と同時に、ＤＲＡＭの容量が増えて来る
と、一般にビット線のりストアに要する時間は長くなる
傾向にある。
このような状況の下ではＲＡＳタイムアウトに別の積極
的意味を持たせる必要が出てくる。つまり、ｔＲＡＳの
最小値でユーザがＤＲＡＭを制御してもチップ内部で長
いタイマを持ち、充分ビット線をリストアさせる必要が
出てくる。ｔＲＰ（ＲＡＳプリチャージタイム）につい
てはスペックの最小値に対し実力値は余裕があるので、
このような長いタイマを設けても、前記（１）式のＲＡ
Ｓのサイクル時間ｔＲＣは不変に保つことができる。言
い換えれば、ｔＲＣをｔＲＡＳとｔＲＰに分割する自由
度が増えたことになる。
的意味を持たせる必要が出てくる。つまり、ｔＲＡＳの
最小値でユーザがＤＲＡＭを制御してもチップ内部で長
いタイマを持ち、充分ビット線をリストアさせる必要が
出てくる。ｔＲＰ（ＲＡＳプリチャージタイム）につい
てはスペックの最小値に対し実力値は余裕があるので、
このような長いタイマを設けても、前記（１）式のＲＡ
Ｓのサイクル時間ｔＲＣは不変に保つことができる。言
い換えれば、ｔＲＣをｔＲＡＳとｔＲＰに分割する自由
度が増えたことになる。
ところが、このようなりＲＡＭにおいて、ビット線、ワ
ード線以外のカラム系の回路もこの長いタイマの支配下
に置くと、ＲＡＳの立ち上がりから規定される種々のタ
イミングスペック（ｔＲＰＣ，ｔＲＲＨ等）をｔＲＡＳ
の最小値において満たすことが困難になる。そこで、こ
れらカラム系には外部のＲＡＳと同期した信号を直接入
力することで、この問題が解決できる。従って本実施例
の効果としては、高速、高密度ＤＲＡＭのビット線リス
トアを完全化することで、ソフトエラーレート、ポーズ
特性というデータ量減少により悪化する特性を、正常な
値に戻すことかできるということである。
ード線以外のカラム系の回路もこの長いタイマの支配下
に置くと、ＲＡＳの立ち上がりから規定される種々のタ
イミングスペック（ｔＲＰＣ，ｔＲＲＨ等）をｔＲＡＳ
の最小値において満たすことが困難になる。そこで、こ
れらカラム系には外部のＲＡＳと同期した信号を直接入
力することで、この問題が解決できる。従って本実施例
の効果としては、高速、高密度ＤＲＡＭのビット線リス
トアを完全化することで、ソフトエラーレート、ポーズ
特性というデータ量減少により悪化する特性を、正常な
値に戻すことかできるということである。
第８図は上記各実施例を簡略化して示したものである。
即ち第８図（ａ）は第１図（ａ）、（ｂ）の実施例を簡
略化して示したもので、外部ＲＡＳをチップ５１に取り
込み、該チップ内でタイマ４を用いてロー系ＲＡＳ信号
ＲＩＮＴを得、チップ５１内でタイマ５を用いてカラム
系ＲＡＳ信号ＫＲＩＮＴを得ている。
略化して示したもので、外部ＲＡＳをチップ５１に取り
込み、該チップ内でタイマ４を用いてロー系ＲＡＳ信号
ＲＩＮＴを得、チップ５１内でタイマ５を用いてカラム
系ＲＡＳ信号ＫＲＩＮＴを得ている。
第８図（ｂ）は第２図（ａ）、（ｂ）の実施例を簡略化
して示したもので、外部ＲＡＳをチップ５２に取り込み
、該チップ内でタイマ４１を用いてロー系ＲＡＳ信号Ｒ
ＩＮＴＩを得ている。
して示したもので、外部ＲＡＳをチップ５２に取り込み
、該チップ内でタイマ４１を用いてロー系ＲＡＳ信号Ｒ
ＩＮＴＩを得ている。
またチップ５２内でタイマ４２を用いてカラム系第８図
（ｃ）は第３図（ａ）、（ｂｏ）の実施例を簡略化して
示したもので、外部ＲＡＳをチップ５３に取り込み、該
チップ内でタイマ４を用いてロー系■τＴ信号′ＦｒＦ
′ｒ−１を得、またチップ５３内に外部ＲＡＳを直接的
に取り込み、これをカラム系ＲＡＳ信号ＫＲＩ ＮＴ−
１として用いている。
（ｃ）は第３図（ａ）、（ｂｏ）の実施例を簡略化して
示したもので、外部ＲＡＳをチップ５３に取り込み、該
チップ内でタイマ４を用いてロー系■τＴ信号′ＦｒＦ
′ｒ−１を得、またチップ５３内に外部ＲＡＳを直接的
に取り込み、これをカラム系ＲＡＳ信号ＫＲＩ ＮＴ−
１として用いている。
第９図はダイナミック型メモリシステムとしたもので、
第９図（ａ）では第８図（ａ）のロー系ＲＡＳ信号ＲＩ
ＮＴをチップ５１外のチップ６１のタイマ４で得て、こ
れをチップ５１の入力端子６５に導入し、またカラム系
ＲＡＳ信号ＫＲＩ ＮＴをチップ６１のタイマ５で得て
、これをチップ５１の入力端子６４に導入し、前記同様
に使用するよう・にしている。この場合信号ＲＩＮＴ、
ＫＲＩＮＴはチップ６１以外の他の回路から得るように
してもよい。
第９図（ａ）では第８図（ａ）のロー系ＲＡＳ信号ＲＩ
ＮＴをチップ５１外のチップ６１のタイマ４で得て、こ
れをチップ５１の入力端子６５に導入し、またカラム系
ＲＡＳ信号ＫＲＩ ＮＴをチップ６１のタイマ５で得て
、これをチップ５１の入力端子６４に導入し、前記同様
に使用するよう・にしている。この場合信号ＲＩＮＴ、
ＫＲＩＮＴはチップ６１以外の他の回路から得るように
してもよい。
第９図（ｂ）では、第８図（ｂ）の信号ＲＩＮＴＩ、Ｒ
ＩＮＴ２、ＲＩＮＴ３をチップ６２のタイマ４１，４□
、４．得、それぞれチップ５２の入力端子６６．６７．
６８に導入し、同様に使用するようにしている。この場
合も同様に、他の回路から得るようにしてもよい。
ＩＮＴ２、ＲＩＮＴ３をチップ６２のタイマ４１，４□
、４．得、それぞれチップ５２の入力端子６６．６７．
６８に導入し、同様に使用するようにしている。この場
合も同様に、他の回路から得るようにしてもよい。
第９図（ｃ）では、第８図（ｃ）の信号ＲＩ ＮＴ−１
、ＫＲＩ ＮＴ−１をチップ６３で得、それぞれチップ
５３の入力端子６９．７０に導入し、同様に使用するよ
うにしている。この場合も同様に、信号ＲＩ ＮＴ−１
、ＫＲＩＮＴ−１はチップ６３以外の他の回路から得る
ようにしてもよい。
、ＫＲＩ ＮＴ−１をチップ６３で得、それぞれチップ
５３の入力端子６９．７０に導入し、同様に使用するよ
うにしている。この場合も同様に、信号ＲＩ ＮＴ−１
、ＫＲＩＮＴ−１はチップ６３以外の他の回路から得る
ようにしてもよい。
第１０図はロー系ＲＡＳ信号ＲＩＮＴを得るタイマ回路
の他の実施例で、第１０図（ａ）は第１図（ａ）のもの
に対応している。第１０図（ｂ）は第１０図（ａ）の変
形例で、外部ＲＡＳ人カバカバッファ内部ＲＡＳ発生回
路２、タイマ回路４とも変形されている。第１０図（Ｃ
）は第１０図（ａ）の内部ＲＡＳ発生回路２のフリップ
フロップの部分をナントゲート７１に置き換えたもの、
第１０図（ｄ）は同じく第１０図（ｂ）のフリップフロ
ップの部分をノアゲート７２に置き換えたものである。
の他の実施例で、第１０図（ａ）は第１図（ａ）のもの
に対応している。第１０図（ｂ）は第１０図（ａ）の変
形例で、外部ＲＡＳ人カバカバッファ内部ＲＡＳ発生回
路２、タイマ回路４とも変形されている。第１０図（Ｃ
）は第１０図（ａ）の内部ＲＡＳ発生回路２のフリップ
フロップの部分をナントゲート７１に置き換えたもの、
第１０図（ｄ）は同じく第１０図（ｂ）のフリップフロ
ップの部分をノアゲート７２に置き換えたものである。
第１０図（ｅ）は第１０図（ａ）に、ライト期間中にロ
ー系がリセットするのを防ぐ回路８１を追加したもので
、マｍはライト期間中低レベル（“０″）となる信号、
第１０図（ｆ）は第１０図（ｅ）のタイマ回路４、リセ
ット防止回路８１の部分を変形したものである。カラム
系ＲＡＳ信号を得る場合も第１０図と同様のことが云え
る。
ー系がリセットするのを防ぐ回路８１を追加したもので
、マｍはライト期間中低レベル（“０″）となる信号、
第１０図（ｆ）は第１０図（ｅ）のタイマ回路４、リセ
ット防止回路８１の部分を変形したものである。カラム
系ＲＡＳ信号を得る場合も第１０図と同様のことが云え
る。
なお、本発明は上記各実施例に限られることなく、本発
明の要旨を逸脱しない範囲で種々変形可能であること勿
論である。
明の要旨を逸脱しない範囲で種々変形可能であること勿
論である。
［発明の効果］
以上説明した如く本発明によれば、ビット線のデータの
りストアの問題を改善でき、また各ＲＡＳタイミングに
よる回路動作を高速かつ正確化できるなどの利点を有し
たダイナミック型メモリ及びそのシステムを提供できる
ものである。
りストアの問題を改善でき、また各ＲＡＳタイミングに
よる回路動作を高速かつ正確化できるなどの利点を有し
たダイナミック型メモリ及びそのシステムを提供できる
ものである。
第１図は本発明の一実施例を示す回路図、第２図、第３
図は本発明の異なる実施例を示す回路図、第４図は同タ
イミングチャート、第５図ないし第７図は同特性説明図
、第８図、第９図は本発明の各実施例を簡略化して示す
構成図、第１０図＃第１４図はダイナミックメモリにお
けるタイミングチャートである １・・・外部ＲＡＳ人カバカバッファ・・・ロー系ＲＡ
Ｓ発生回路、３．３．３□・・・カラム系ＲＡＳ発生回
路、４．４□、４□、４３・・・タイマ回路、５・・・
タイマ回路、６〜９・・・インバータ、１１・・・遅延
回路、１５．１５１，１５□・・・遅延回路、ＦＦＩ、
ＦＦ２・・・セットリセット型フリップフロップ、２１
・・・ローアドレスバッファ制御回路、２２・・・ワー
ド線駆動回路、２３・・・ローアドレスバッファ回路、
２４・・・ローデコーダ、２５．２６・・・遅延回路、
２７・・・カラムアドレスバッファ制御回路、２８・・
・カラムアドレスバッファ回路、２９・・・カラム系活
性化回路、３０・・・カラムデコーダ、３１・・・アド
レス遷移検知回路、３２・・・出力制御回路、３３・・
・書込み制御回路、５１〜５３．６２〜６３・・・チッ
プ、６４〜７０・・・入力端子。 出願人代理人 弁理士 鈴江武彦 （ａ） 第 図 第１０図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） 第 図
図は本発明の異なる実施例を示す回路図、第４図は同タ
イミングチャート、第５図ないし第７図は同特性説明図
、第８図、第９図は本発明の各実施例を簡略化して示す
構成図、第１０図＃第１４図はダイナミックメモリにお
けるタイミングチャートである １・・・外部ＲＡＳ人カバカバッファ・・・ロー系ＲＡ
Ｓ発生回路、３．３．３□・・・カラム系ＲＡＳ発生回
路、４．４□、４□、４３・・・タイマ回路、５・・・
タイマ回路、６〜９・・・インバータ、１１・・・遅延
回路、１５．１５１，１５□・・・遅延回路、ＦＦＩ、
ＦＦ２・・・セットリセット型フリップフロップ、２１
・・・ローアドレスバッファ制御回路、２２・・・ワー
ド線駆動回路、２３・・・ローアドレスバッファ回路、
２４・・・ローデコーダ、２５．２６・・・遅延回路、
２７・・・カラムアドレスバッファ制御回路、２８・・
・カラムアドレスバッファ回路、２９・・・カラム系活
性化回路、３０・・・カラムデコーダ、３１・・・アド
レス遷移検知回路、３２・・・出力制御回路、３３・・
・書込み制御回路、５１〜５３．６２〜６３・・・チッ
プ、６４〜７０・・・入力端子。 出願人代理人 弁理士 鈴江武彦 （ａ） 第 図 第１０図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） 第 図
Claims (13)
- （１）ローアドレスストローブ信号（ＲＡＳ）から形成
され、ワード線をアクティブにしてビット線対の電位差
を増幅しかつ前記ワード線を非アクティブにして前記ビ
ット線対をプリチャージするための信号であるロー系Ｒ
ＡＳの入力端子と、前記ＲＡＳから形成され、プリチャ
ージレベルにするとカラム系の制御回路の少くとも一部
の動作を禁止するための信号であるカラム系ＲＡＳの入
力端子とを、同一チップに具備したことを特徴とするダ
イナミック型メモリ。 - （２）ローアドレスストローブ信号（ＲＡＳ）から形成
され、ワード線をアクティブにしてビット線対の電位差
を増幅しかつ前記ワード線を非アクティブにして前記ビ
ット線対をプリチャージするための信号であるロー系Ｒ
ＡＳと、前記ＲＡＳから形成され、プリチャージレベル
にするとカラム系の制御回路の少くとも一部の動作を禁
止するための信号であるカラム系ＲＡＳとを、一チップ
内で、外部からＲＡＳを取り込んで形成する手段を具備
することを特徴とするダイナミック型メモリ。 - （３）前記ロー系ＲＡＳを、ビット線対の電位差の増幅
を行なうために必要な時定数をもつ第１のタイマで制御
するものであることを特徴とする請求項２に記載のダイ
ナミック型メモリ。 - （４）前記ロー系ＲＡＳを、ビット線対の電位差の増幅
を行なうために必要な時定数τ１をもつ第１のタイマで
制御し、前記カラム系ＲＡＳを、ＲＡＳアクティブ期間
の最小値ｔＲＡＳｍｉｎの規定に合致するか、あるいは
余裕をとって多少短い時定数τ２（＜τ１）をもつ第２
のタイマで制御するものであることを特徴とする請求項
２に記載のダイナミック型メモリ。 - （５）外部からのローアドレスストローブ信号（ＲＡＳ
）入力が一定期間以上アクティブになると働き始め、別
の一定期間だけ上記ＲＫＡＳ入力を受付けずにメモリチ
ップ内部で生成される内部ＲＡＳがアクティブにあるよ
うに強制的にセットするタイマが２種類あり、 この２種類のタイマのうち、第１のタイマはビット線対
の電位差の増幅を待つ長い時定数τ１を持ち、第２のタ
イマはＲＡＳアクティブ期間の最小値ｔＲＡＳｍｉｎの
規定に合致するか、あるいは余裕をとって多少短く設定
された短い時定数τ２（＜τ１）を持ち、 前記第１のタイマから出力するロー系ＲＡＳはローアド
レスバッファ制御回路やワード線駆動回路を含むロー系
の制御回路系の少くとも一部を制御し、前記第２のタイ
マから出力するカラム系ＲＡＳはカラム系活性化回路や
アドレス遷移検知回路や出力制御回路や書込み制御回路
を含むカラム系の制御回路系の少くとも一部を制御しか
つカラム系ＲＡＳがプリチャージレベルになったとき前
記制御されているカラム系の制御回路の動作を禁止する
ことを特徴とするダイナミック型メモリ。 - （６）外部からのローアドレスストローブ信号（ＲＡＳ
）が一定期間以上アクティブになると働き始め、別の一
定期間だけ上記ＲＡＳ入力を受け付けずにメモリチップ
内部で生成される内部ＲＡＳがアクティブにあるように
強制的にセットする第１のタイマがあり、このタイマは
ビット線対の電位差の増幅を待つ時定数τ１を持ち、前
記第１のタイマからの出力信号はローアドレスバッファ
制御回路やワード線駆動回路を含むロー系の制御回路系
の少くとも一部を制御し、カラム系活性化回路やアドレ
ス遷移検知回路や出力制御回路や書き込み制御回路を含
むカラム系の制御回路の少くとも一部には、前記τ１よ
りも小さく、ＲＡＳアクティブ期間の最小値ｔＲＡＳｍ
ｉｎのスペックに合致するか、あるいは余裕をとって多
少短く設定された短い時定数τ２をもつ第２のタイマで
制御される信号が入力され、又カラムデコーダ又はこれ
を制御する回路には、前記τ１よりも短いが前記τ２よ
りは長い時定数τ３を持つ第３のタイマで制御される信
号が入力されることを特徴とするダイナミック型メモリ
。 - （７）外部からのローアドレスストローブ信号（ＲＡＳ
）が一定期間以上アクティブになると働き始め、別の一
定期間だけ上記ＲＡＳ入力を受け付けずにメモリチップ
内部で生成される内部ＲＡＳがアクティブにあるように
強制的にセットするタイマがあり、このタイマはビット
線対の電位差の増幅を待つ時定数を持ち、前記タイマか
らの出力信号は、ローアドレスバッファ制御回路やワー
ド線駆動回路を含むロー系の制御回路系に入力し、カラ
ム系活性化回路やアドレス遷移検知回路や出力制御回路
や書込み制御回路を含むカラム系の制御回路系には入力
せず、代りにこれらカラム系の制御回路系には外部ＲＡ
Ｓに同期する信号が直接入力することを特徴とするダイ
ナミック型メモリ。 - （８）ローアドレスストローブ信号（ＲＡＳ）から形成
され、ワード線をアクティブにしてビット線対の電位差
を増幅しかつ前記ワード線を非アクティブにして前記ビ
ット線対をプリチャージするための信号であるロー系Ｒ
ＡＳと、前記ＲＡＳから形成され、プリチャージレベル
にするとカラム系の制御回路の少くとも一部の動作を禁
止するための信号であるカラム系ＲＡＳとを出力する回
路と；前記ロー系ＲＡＳの入力端子と前記カラム系ＲＡ
Ｓの入力端子とを同一チップに有するダイナミック型メ
モリとを具備したことを特徴とするダイナミック型メモ
リシステム。 - （９）前記ロー系ＲＡＳを、ビット線対の電位差の増幅
を行なうために必要な時定数をもつ第１のタイマで制御
するものであることを特徴とする請求項８に記載のダイ
ナミック型メモリシステム。 - （１０）前記ロー系ＲＡＳを、ビット線対の電位差の増
幅を行なうために必要な時定数τ１をもつ第１のタイマ
で制御し、前記カラム系ＲＡＳを、ＲＡＳアクティブ期
間の最小値ｔＲＡＳｍｉｎの規定に合致するか、あるい
は余裕をとって多少短い時定数τ２（＜τ１）をもつ第
２のタイマで制御するものであることを特徴とする請求
項８に記載のダイナミック型メモリシステム。 - （１１）前記ダイナミック型メモリは、ローアドレスス
トローブ信号（ＲＡＳ）入力が一定期間以上アクティブ
になると働き始め、別の一定期間だけ上記ＲＡＳ入力を
受付けずに内部ＲＡＳがアクティブにあるように強制的
にセットするタイマが１チップ外に２種類あり、 この２種類のタイマのうち、第１のタイマはビット線対
の電位差の増幅を待つ長い時定数τ１を持ち、第２のタ
イマはＲＡＳアクティブ期間の最小値ｔＲＡＳｍｉｎの
規定に合致するか、あるいは余裕をとって多少短く設定
された短い時定数τ２（〈τ１）を持ち、 前記第１のタイマから出力するロー系ＲＡＳはローアド
レスバッファ制御回路やワード線駆動回路を含むロー系
の制御回路系の少くとも一部を制御し、前記第２のタイ
マから出力するカラム系ＲＡＳはカラム系活性化回路や
アドレス遷移検知回路や出力制御回路や書き込み制御回
路を含むカラム系の制御回路系の少くとも一部を制御し
かつカラム系ＲＡＳがプリチャージレベルになったとき
前記制御されているカラム系の制御回路の動作を禁止す
るものであることを特徴とする請求項８に記載のダイナ
ミック型メモリシステム。 - （１２）前記ダイナミック型メモリは、ローアドレスス
トローブ信号（ＲＡＳ）（一定期間以上アクティブにな
ると働き始め、別の一定期間だけ上記ＲＡＳ入力を受け
付けずに内部ＲＡＳがアクティブにあるように強制的に
セットする第１のタイマがチップ外にあり、前記第１の
タイマはビット線対の電位差の増幅を待つ時定数τ１を
持ち、前記第１のタイマからの出力であるロー系ＲＡＳ
は、ローアドレスバッファー制御回路やワード線駆動回
路を含むロー系の制御回路系に入力し、カラム系活性化
回路やアドレス遷移検知回路や、出力制御回路や書き込
み制御回路を含むカラム系の制御回路系には、前記τ１
よりも小さく、ＲＡＳアクティブ期間の最小値ｔＲＡＳ
ｍｉｎのスペック合致するか、あるいは余裕をとって多
少短く設定された短い時定数τ２をもつ前記チップ外の
第２のタイマで制御される信号である第１のカラム系Ｒ
ＡＳが入力され、又カラムデコーダ又はこれを制御する
回路には、前記τ１よりも短いが、τ２よりは長い時定
数τ３を持つ前記チップ外の第３のタイマで制御される
信号である第２のカラム系ＲＡＳが入力されるものであ
ることを特徴とする請求項８に記載のダイナミック型メ
モリシステム。 - （１３）前記ダイナミック型メモリは、ローアドレスス
トローブ信号（ＲＡＳ）が一定期間以上アクティブにな
ると働き始め、別の一定期間だけ上記ＲＡＳ入力を受付
けずに内部ＲＡＳがアクティブにあるように強制的にセ
ットするタイマがチップ外にあり、前記タイマはビット
線対の電位差の増幅を待つ時定数を持ち、前記タイマか
らの出力であるロー系ＲＡＳは、ローアドレスバッファ
制御回路やワード線駆動回路を含むロー系の制御回路系
に入力し、カラム系活性化回路やアドレス遷移検知回路
や、出力制御回路や書込み制御回路を含むカラム系の制
御回路系には入力せず、代りにこれらカラム系の制御回
路系には外部ＲＡＳに同期する信号であるカラム系ＲＡ
Ｓが直接入力するものであることを特徴とする請求項８
に記載のダイナミック型メモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176089A JP2818203B2 (ja) | 1988-08-26 | 1989-07-07 | ダイナミック型メモリ及びダイナミック型メモリシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21182788 | 1988-08-26 | ||
| JP63-211827 | 1988-08-26 | ||
| JP1176089A JP2818203B2 (ja) | 1988-08-26 | 1989-07-07 | ダイナミック型メモリ及びダイナミック型メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139792A true JPH02139792A (ja) | 1990-05-29 |
| JP2818203B2 JP2818203B2 (ja) | 1998-10-30 |
Family
ID=26497151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176089A Expired - Fee Related JP2818203B2 (ja) | 1988-08-26 | 1989-07-07 | ダイナミック型メモリ及びダイナミック型メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125892A (ja) * | 1990-09-06 | 1992-04-27 | Samsung Electron Co Ltd | ジュアルポートメモリ素子におけるチップエネイブル信号制御回路 |
| US5978310A (en) * | 1996-06-29 | 1999-11-02 | Hyundai Electronics Industries Co., Ltd. | Input buffer for a semiconductor memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS62129999A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62134894A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63138597A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
-
1989
- 1989-07-07 JP JP1176089A patent/JP2818203B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS62129999A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62134894A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63138597A (ja) * | 1986-11-29 | 1988-06-10 | Mitsubishi Electric Corp | ダイナミツクメモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125892A (ja) * | 1990-09-06 | 1992-04-27 | Samsung Electron Co Ltd | ジュアルポートメモリ素子におけるチップエネイブル信号制御回路 |
| US5978310A (en) * | 1996-06-29 | 1999-11-02 | Hyundai Electronics Industries Co., Ltd. | Input buffer for a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2818203B2 (ja) | 1998-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |