JPH0583090A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH0583090A JPH0583090A JP3242233A JP24223391A JPH0583090A JP H0583090 A JPH0583090 A JP H0583090A JP 3242233 A JP3242233 A JP 3242233A JP 24223391 A JP24223391 A JP 24223391A JP H0583090 A JPH0583090 A JP H0583090A
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- Japan
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- flip
- flop
- input
- circuit
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】ゲートアレイにおいて、配線遅延が影響してタ
イミングがずれても、シフトレジスタを正常に動作させ
る。 【構成】フリップフロップ３のデータ入力に４−１マル
チプレクサ２を接続している。自動配置配線後、配線の
浮遊容量や配線抵抗が決まり、その値からシフトレジス
タが正常動作するのかを判断する。正常動作をしない場
合は、フリップフロップ回路５の入力Ａと入力Ｂを操作
し、最適な遅延時間に合わせることによって回避する。
イミングがずれても、シフトレジスタを正常に動作させ
る。 【構成】フリップフロップ３のデータ入力に４−１マル
チプレクサ２を接続している。自動配置配線後、配線の
浮遊容量や配線抵抗が決まり、その値からシフトレジス
タが正常動作するのかを判断する。正常動作をしない場
合は、フリップフロップ回路５の入力Ａと入力Ｂを操作
し、最適な遅延時間に合わせることによって回避する。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にゲートアレイ，スタンダードセルを代表とす
る特定用途向半導体集積回路の論理回路に関する。
関し、特にゲートアレイ，スタンダードセルを代表とす
る特定用途向半導体集積回路の論理回路に関する。
【０００２】
【従来の技術】従来のＤ型フリップフロップ３は、図４
のようにデータ側（Ｄ入力側）に伝搬遅延回路が入いっ
ていない回路や、図５，図６のように、フリップフロッ
プ３のデータ側に伝搬遅延回路１を１個あるいは２個挿
入して構成していた。
のようにデータ側（Ｄ入力側）に伝搬遅延回路が入いっ
ていない回路や、図５，図６のように、フリップフロッ
プ３のデータ側に伝搬遅延回路１を１個あるいは２個挿
入して構成していた。
【０００３】
【発明が解決しようとする課題】このような従来のフリ
ップフロップ回路では、回路設計を行なう際にあらかじ
め最適なフリップフロップ３を選択しなければならなか
った。またフリップフロップ３を半導体ウェハー上に配
置し、フリップフロップ３の入力や出力（Ｑ，Ｑ（否定
値））をアルミニウム等の伝導体で配線する際に、その
配線の浮遊容量や配線抵抗等が影響し、伝搬遅延時間が
当初の見積り値と変わってしまう。そのことにより、フ
リップフロップのセットアップタイムやホールドタイム
等が満足しなくなり、再度回路の変更して、再配置しな
おすという問題点があった。
ップフロップ回路では、回路設計を行なう際にあらかじ
め最適なフリップフロップ３を選択しなければならなか
った。またフリップフロップ３を半導体ウェハー上に配
置し、フリップフロップ３の入力や出力（Ｑ，Ｑ（否定
値））をアルミニウム等の伝導体で配線する際に、その
配線の浮遊容量や配線抵抗等が影響し、伝搬遅延時間が
当初の見積り値と変わってしまう。そのことにより、フ
リップフロップのセットアップタイムやホールドタイム
等が満足しなくなり、再度回路の変更して、再配置しな
おすという問題点があった。
【０００４】また、再配置する際に、他の論理回路の配
置もかわってしまい、配線の浮遊容量や配線抵抗がかわ
り、前回配置した結線で正常動作したところが、期待し
ていた動作がしなくなるという問題点があった。
置もかわってしまい、配線の浮遊容量や配線抵抗がかわ
り、前回配置した結線で正常動作したところが、期待し
ていた動作がしなくなるという問題点があった。
【０００５】本発明の目的は、前記諸問題を解決し、再
配置をせずに正常動作できるようにしたフリップフロッ
プ回路を提供することにある。
配置をせずに正常動作できるようにしたフリップフロッ
プ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のフリップフロッ
プ回路の構成は、複数の信号を入力してその信号の値を
用いて伝搬遅延時間を可変できる伝搬遅延時間可変回路
を有し、前記伝搬遅延時間可変回路の出力信号をフリッ
プフロップのＤ入力に接続しているフリップフロップを
備えていることを特徴とする。
プ回路の構成は、複数の信号を入力してその信号の値を
用いて伝搬遅延時間を可変できる伝搬遅延時間可変回路
を有し、前記伝搬遅延時間可変回路の出力信号をフリッ
プフロップのＤ入力に接続しているフリップフロップを
備えていることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のフリップフロップ回路を
示すブロック図、図２は図１の実施例のフリップフロッ
プ回路で構成したシフトレジスタを示すブロック図、図
３は図２のシフトレジスタ構成回路を半導体チップに配
置した状態を示すブロック図である。
る。図１は本発明の一実施例のフリップフロップ回路を
示すブロック図、図２は図１の実施例のフリップフロッ
プ回路で構成したシフトレジスタを示すブロック図、図
３は図２のシフトレジスタ構成回路を半導体チップに配
置した状態を示すブロック図である。
【０００８】図１において、本実施例のフリップフロッ
プ回路の構成は、入力された複数の信号（入力Ａ，Ｂ，
Ｄ）の値を用いて伝搬遅延時間を可変とする伝搬遅延時
間可変回路４を有し、この伝搬遅延時間可変回路４の出
力信号をフリップフロップ３のＤ入力に接続しているこ
とを特徴とする。
プ回路の構成は、入力された複数の信号（入力Ａ，Ｂ，
Ｄ）の値を用いて伝搬遅延時間を可変とする伝搬遅延時
間可変回路４を有し、この伝搬遅延時間可変回路４の出
力信号をフリップフロップ３のＤ入力に接続しているこ
とを特徴とする。
【０００９】ここで、外部からの入力Ｄは、伝搬遅延回
路１を１個，２個，３個，それぞれ介して、マルチプレ
クサ２のＤ２，Ｄ３，Ｄ４入力に入力され、また直接Ｄ
１に入力される。マルチプレクサ２の出力０がフリップ
フロップ３のＤ入力に入力され、Ｑ，Ｑ（否定値）出力
は外部に導出される。
路１を１個，２個，３個，それぞれ介して、マルチプレ
クサ２のＤ２，Ｄ３，Ｄ４入力に入力され、また直接Ｄ
１に入力される。マルチプレクサ２の出力０がフリップ
フロップ３のＤ入力に入力され、Ｑ，Ｑ（否定値）出力
は外部に導出される。
【００１０】図１におけるフリップフロップ回路５は、
例えば図２に示すように、２段接続とすることがある。
この場合、Ｃ入力同士が接続され、クロック入力が印加
される。フリップフロップａのＱ出力はフリップフロッ
プｂのＤ入力に接続される。
例えば図２に示すように、２段接続とすることがある。
この場合、Ｃ入力同士が接続され、クロック入力が印加
される。フリップフロップａのＱ出力はフリップフロッ
プｂのＤ入力に接続される。
【００１１】４−１マルチプクサ２の入力Ａと入力Ｂと
は、それぞれ半導体チップ７（図３）の内の“１”側と
“０”側に接続が可能である。
は、それぞれ半導体チップ７（図３）の内の“１”側と
“０”側に接続が可能である。
【００１２】従来、フリップフロップ回路５は、入力Ａ
と入力Ｂにそれぞれ“０”が印加され、フリップフロッ
プ回路５のＤ入力は伝搬遅延回路１を介せずに、フリッ
プフロップ３のＤ入力に信号が伝搬されている。そこ
で、図３のように、フリップフロップｂのＣ入力に接続
されている配線６が極端に長くなった場合、この配線６
に浮遊容量と配線抵抗とが増大する。
と入力Ｂにそれぞれ“０”が印加され、フリップフロッ
プ回路５のＤ入力は伝搬遅延回路１を介せずに、フリッ
プフロップ３のＤ入力に信号が伝搬されている。そこ
で、図３のように、フリップフロップｂのＣ入力に接続
されている配線６が極端に長くなった場合、この配線６
に浮遊容量と配線抵抗とが増大する。
【００１３】すると、フリップフロップｂのＣ入力に伝
搬される信号は遅れ、フリップフロップｂのＤ入力の信
号の遷移と接近し、正常な動作が行なえなくなってしま
う。
搬される信号は遅れ、フリップフロップｂのＤ入力の信
号の遷移と接近し、正常な動作が行なえなくなってしま
う。
【００１４】そこで、本実施例ではフリップフロップａ
のＱ出力からフリップフロップｂのＤ入力までの伝搬遅
延時間を、Ｄ２，Ｄ３，Ｄ４入力のうちから最適なもの
を選び、それを選択するように、４−１マルチプレクサ
２の入力Ａと入力Ｂの値を操作する。このように、フリ
ップフロップｂのＤ入力とフリップフロップｂのＣ入力
の信号のタイミングをずらすことにより、正常な動作を
行なえるようにする。
のＱ出力からフリップフロップｂのＤ入力までの伝搬遅
延時間を、Ｄ２，Ｄ３，Ｄ４入力のうちから最適なもの
を選び、それを選択するように、４−１マルチプレクサ
２の入力Ａと入力Ｂの値を操作する。このように、フリ
ップフロップｂのＤ入力とフリップフロップｂのＣ入力
の信号のタイミングをずらすことにより、正常な動作を
行なえるようにする。
【００１５】伝搬遅延時間可変回路４は、４−１マルチ
プレクサ７を用いたが、入力信号を操作する事によって
伝搬遅延時間を可変できる回路であれば、どのような構
成でもよい。
プレクサ７を用いたが、入力信号を操作する事によって
伝搬遅延時間を可変できる回路であれば、どのような構
成でもよい。
【００１６】又、伝搬遅延時間可変回路４を、図１では
Ｄ側に挿入したがＣ側に挿入しても同様の効果が得られ
る。
Ｄ側に挿入したがＣ側に挿入しても同様の効果が得られ
る。
【００１７】
【発明の効果】以上説明したように、本発明は、論理回
路を配置し、その間を配線した後でもフリップフロップ
回路の中の伝搬遅延時間可変回路の入力信号を入れ換え
るだけなので、再度配置や配線等をする手間が省けると
いう効果を有する。
路を配置し、その間を配線した後でもフリップフロップ
回路の中の伝搬遅延時間可変回路の入力信号を入れ換え
るだけなので、再度配置や配線等をする手間が省けると
いう効果を有する。
【図１】本発明の一実施例のフリップフロップ回路を示
すブロック図である。
すブロック図である。
【図２】図１に示したフリップフロップ回路をシフトレ
ジスタ構成にしたブロック図である。
ジスタ構成にしたブロック図である。
【図３】図２を半導体チップに配置した状態を示すブロ
ック図である。
ック図である。
【図４】従来のフリップフロップの第１の例を示すブロ
ック図である。
ック図である。
【図５】従来のフリップフロップの第２の例を示すブロ
ック図である。
ック図である。
【図６】従来のフリップフロップの第３の例を示すブロ
ック図である。
ック図である。
１ 伝搬遅延回路 ２ ４−１マルチプレクサ ３ フリップフロップ ４ 伝搬遅延時間可変回路 ５ フリップフロップ回路 ６ 配線 ７ 半導体チップ
Claims (1)
- 【請求項１】 入力された複数の信号の値を用いて伝搬
遅延時間を可変とする伝搬遅延時間可変回路を有し、こ
の伝搬遅延時間可変回路の出力信号をフリップフロップ
のＤ入力に接続していることを特徴とするフリップフロ
ップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242233A JPH0583090A (ja) | 1991-09-24 | 1991-09-24 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242233A JPH0583090A (ja) | 1991-09-24 | 1991-09-24 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583090A true JPH0583090A (ja) | 1993-04-02 |
Family
ID=17086216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242233A Pending JPH0583090A (ja) | 1991-09-24 | 1991-09-24 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583090A (ja) |
-
1991
- 1991-09-24 JP JP3242233A patent/JPH0583090A/ja active Pending
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