JPH02140004A - ミュート制御回路 - Google Patents
ミュート制御回路Info
- Publication number
- JPH02140004A JPH02140004A JP63293054A JP29305488A JPH02140004A JP H02140004 A JPH02140004 A JP H02140004A JP 63293054 A JP63293054 A JP 63293054A JP 29305488 A JP29305488 A JP 29305488A JP H02140004 A JPH02140004 A JP H02140004A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- supply circuit
- mute
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源スィッチのオン／オフ時に発生するポツ
プノイズ等をミュート（消音）するためのミュート制御
回路に関する。
プノイズ等をミュート（消音）するためのミュート制御
回路に関する。
オーディオ装置では、電源をオンにしたり或いはオフす
ると、その電源オン／オフの立上り、立下りの微分電圧
が信号伝達ラインに印加して、ポツプノイズと言われる
過度雑音としてスピーカから現れる。
ると、その電源オン／オフの立上り、立下りの微分電圧
が信号伝達ラインに印加して、ポツプノイズと言われる
過度雑音としてスピーカから現れる。
このようなポツプノイズはできる限りミュートする必要
がある。また、このミュートを行う場合においても、特
に電源オフ時には、電源ラインに接続されたコンデンサ
により残電荷がかなりの時間残り電圧が供給され続ける
ので、所定タイマのみでミュートをかけても、そのミュ
ート終了後に残った電荷により雑音が残るという問題が
ある。
がある。また、このミュートを行う場合においても、特
に電源オフ時には、電源ラインに接続されたコンデンサ
により残電荷がかなりの時間残り電圧が供給され続ける
ので、所定タイマのみでミュートをかけても、そのミュ
ート終了後に残った電荷により雑音が残るという問題が
ある。
本発明はこのような点に鑑みてなされたものであり、そ
のば的は、電源オン／オフ時にポンプノイズを有効に消
去するミュートを実現できるようにしたミュート制御回
路を提供することである。
のば的は、電源オン／オフ時にポンプノイズを有効に消
去するミュートを実現できるようにしたミュート制御回
路を提供することである。
このために本発明は、電源回路の出力電圧を入力し、電
圧立上り時に第１の入力電圧の時点から所定時間筒１の
出力電圧を出力し、電圧立下り時に第２の入力電圧の時
点から所定時間上記第１の出力電圧を出力する特性回路
を具備し、該特性回路の上記第１の出力電圧時にミュー
ト出力端子にミュート電圧を出力するようにした。
圧立上り時に第１の入力電圧の時点から所定時間筒１の
出力電圧を出力し、電圧立下り時に第２の入力電圧の時
点から所定時間上記第１の出力電圧を出力する特性回路
を具備し、該特性回路の上記第１の出力電圧時にミュー
ト出力端子にミュート電圧を出力するようにした。
また、上記電源回路として、第１の電源回路と、該１の
電源回路よりも時定数の充分大きな第２の電源回路とを
設け、第１の電源回路の出力を上記特性回路に入力する
と共に、第２の電源回路の出力電圧を上記第１の電源回
路の出力電圧と比較して、その比較結果が所定以上のと
きに上記第２の電源回路の出力電圧をミュート電圧とし
て上記ミュート出力端子に出力するようにすることもで
きる。
電源回路よりも時定数の充分大きな第２の電源回路とを
設け、第１の電源回路の出力を上記特性回路に入力する
と共に、第２の電源回路の出力電圧を上記第１の電源回
路の出力電圧と比較して、その比較結果が所定以上のと
きに上記第２の電源回路の出力電圧をミュート電圧とし
て上記ミュート出力端子に出力するようにすることもで
きる。
以下、本発明の実施例について説明する。第１図はその
一実施例のミュート制御回路を示す図である。１は電源
トランスであり、その二次側にはブリッジ整流器２が接
続されて、＋１５Ｖ、−１５Ｖの２電源電圧が得られる
。３．４は各々＋１５Ｖ用、−１５Ｖ用の安定化電源回
路である。
一実施例のミュート制御回路を示す図である。１は電源
トランスであり、その二次側にはブリッジ整流器２が接
続されて、＋１５Ｖ、−１５Ｖの２電源電圧が得られる
。３．４は各々＋１５Ｖ用、−１５Ｖ用の安定化電源回
路である。
５はミュート信号生成回路であり、保護用のツェナーダ
イオードＺＤ、後記する特性を有するＩＣ回路（特性回
路）６、トランジスタＱ１〜Ｑ４、抵抗Ｒ１〜Ｒ１２、
コンデンサＣ１、Ｃ２を有する。
イオードＺＤ、後記する特性を有するＩＣ回路（特性回
路）６、トランジスタＱ１〜Ｑ４、抵抗Ｒ１〜Ｒ１２、
コンデンサＣ１、Ｃ２を有する。
Ｄｌ、Ｄ２はダイオードであり、コンデンサＣ３とで１
個の電源回路７を構成し、トランス１の二次側電圧を整
流平滑し、ラインＡからその出力電圧をミュート信号生
成回路５に加える。また、Ｄ３もダイオードであり、コ
ンデンサＣ４とで別の電源回路８を構成する。このコン
デンサＣ４はコンデンサＣ３よりも充分容量が大きく、
例えば１０００μＦ程度である。トランジスタＱ５は両
電源回路７．８の出力電圧の比較用であり、ベースは抵
抗Ｒ１４と逆流素子用ダイオードＤ４を介してラインＡ
に接続され、エミッタは抵抗Ｒ１３を介してコンデンサ
Ｃ４に接続され、コレクタはラインＢを介してミュート
出力端子６１に接続されている。
個の電源回路７を構成し、トランス１の二次側電圧を整
流平滑し、ラインＡからその出力電圧をミュート信号生
成回路５に加える。また、Ｄ３もダイオードであり、コ
ンデンサＣ４とで別の電源回路８を構成する。このコン
デンサＣ４はコンデンサＣ３よりも充分容量が大きく、
例えば１０００μＦ程度である。トランジスタＱ５は両
電源回路７．８の出力電圧の比較用であり、ベースは抵
抗Ｒ１４と逆流素子用ダイオードＤ４を介してラインＡ
に接続され、エミッタは抵抗Ｒ１３を介してコンデンサ
Ｃ４に接続され、コレクタはラインＢを介してミュート
出力端子６１に接続されている。
さて、電源回路７の出力電圧は＋１５Ｖであり、ライン
Ａ、抵抗Ｒ１、ツェナーダイオードＺＤ、コンデンサＣ
１を介して、ＩＣ回路６の入力側に印加する。このＩＣ
回路６は第２図に示す特性を有し、立上り時には、入力
電圧がｖｌの点から時間Ｔ （＝Ｒ２ｘｃ２）の間出力
電圧を零にし、また立下り時には電圧Ｖ２（＞Ｖｌ）か
ら時間Ｔだけ出力電圧を零にする。また、トランジスタ
Ｑ１は、そのＩＣ回路６の出力電圧が’ＨＪレベルの時
だけオンする。このトランジスタ、Ｑ １がオンすれば
、次段以降のトランジスタは、Ｑ２オン→Ｑ３オン→Ｑ
４オンと連携してオンし、ミュート出力端子６１に、上
記ラインＡの電圧（＋ １５ Ｖ）を抵抗Ｒ１１とＲ１
２で分圧した電圧として出力する。これらの抵抗Ｒ１１
とＲ１２はほぼＲ１１／Ｒ１，２＝２／１に設定される
。
Ａ、抵抗Ｒ１、ツェナーダイオードＺＤ、コンデンサＣ
１を介して、ＩＣ回路６の入力側に印加する。このＩＣ
回路６は第２図に示す特性を有し、立上り時には、入力
電圧がｖｌの点から時間Ｔ （＝Ｒ２ｘｃ２）の間出力
電圧を零にし、また立下り時には電圧Ｖ２（＞Ｖｌ）か
ら時間Ｔだけ出力電圧を零にする。また、トランジスタ
Ｑ１は、そのＩＣ回路６の出力電圧が’ＨＪレベルの時
だけオンする。このトランジスタ、Ｑ １がオンすれば
、次段以降のトランジスタは、Ｑ２オン→Ｑ３オン→Ｑ
４オンと連携してオンし、ミュート出力端子６１に、上
記ラインＡの電圧（＋ １５ Ｖ）を抵抗Ｒ１１とＲ１
２で分圧した電圧として出力する。これらの抵抗Ｒ１１
とＲ１２はほぼＲ１１／Ｒ１，２＝２／１に設定される
。
従って、上記したようにトランジスタＱ４がオンしてい
るときにミュート出力端子６１に現れる電圧は、＋１５
■と一１５Ｖの間の電圧を１／３に分割した電圧（＝−
５Ｖ）となる。逆にトランジスタＱ４がオフしていると
き、つまりＩＣ回路６の出力が零のときには、ミュート
出力端子６１にはラインＡの電圧（＋ １５ Ｖ）がそ
のまま現れる。よって、ミュート電圧としては、第２図
の下段に示した波形の電圧となる。Ｍがミュートに寄与
する信号レベルの電圧であり、上記した時間Ｔの間だけ
現れる。
るときにミュート出力端子６１に現れる電圧は、＋１５
■と一１５Ｖの間の電圧を１／３に分割した電圧（＝−
５Ｖ）となる。逆にトランジスタＱ４がオフしていると
き、つまりＩＣ回路６の出力が零のときには、ミュート
出力端子６１にはラインＡの電圧（＋ １５ Ｖ）がそ
のまま現れる。よって、ミュート電圧としては、第２図
の下段に示した波形の電圧となる。Ｍがミュートに寄与
する信号レベルの電圧であり、上記した時間Ｔの間だけ
現れる。
ただし、電源オフのときには、安定化回路３．４により
比較的大きな時定数で電圧が供給されるので、その電源
電圧の立下りが遅（（第２図の上段の波形と異なったな
だらかな波形となる）、上記ミュート電圧Ｍの印加が終
了した後にも音が生じることがある。
比較的大きな時定数で電圧が供給されるので、その電源
電圧の立下りが遅（（第２図の上段の波形と異なったな
だらかな波形となる）、上記ミュート電圧Ｍの印加が終
了した後にも音が生じることがある。
そこで、本実施例では、別の電源回路８と比較用トラン
ジスタＱ５を使用している。即ち、電源回路７の出力電
圧（ラインＡの電圧）が電源回路８の出力電圧よりも所
定の値（ダイオードＤ４の順方向電圧＋トランジスタＱ
５のベース・エミッタ間電圧）以下になった時点で、こ
のトランジスタＱ５を導通させ、電源回路８の電圧を、
ラインＢからミュート出力端子６１に送るようにした。
ジスタＱ５を使用している。即ち、電源回路７の出力電
圧（ラインＡの電圧）が電源回路８の出力電圧よりも所
定の値（ダイオードＤ４の順方向電圧＋トランジスタＱ
５のベース・エミッタ間電圧）以下になった時点で、こ
のトランジスタＱ５を導通させ、電源回路８の電圧を、
ラインＢからミュート出力端子６１に送るようにした。
（第２図下段の波形の破線参照）。
従って、安定化回路３．４の出力電圧がノイズを生ぜし
めないレベルにまで立ち下がるまで、ミュート動作を継
続させることができる。
めないレベルにまで立ち下がるまで、ミュート動作を継
続させることができる。
以上のように本発明によれば、電源電圧のオン／オフ時
にポツプノイズを消去させるためのミュート電圧を効果
的に生成させることができ、また２種の電源回路を使用
することにより、特に電源オフ時にはその電源の立下り
が充分なレベルに低下するまでミュート電圧を供給させ
ることができるという特徴がある。
にポツプノイズを消去させるためのミュート電圧を効果
的に生成させることができ、また２種の電源回路を使用
することにより、特に電源オフ時にはその電源の立下り
が充分なレベルに低下するまでミュート電圧を供給させ
ることができるという特徴がある。
第１図は本発明の一実施例のミュート制御回路の回路図
、第２図はその回路の動作を説明するための特性図であ
る。 １・・・トランス、２・・・ブリッジ整流器、３．４・
・・安定化電源回路、５・・・ミュート電圧生成回路、
６・・・ＩＣ回路、６１・・・ミュート出力端子、７．
８・・・電源回路。 代理人 弁理士 長 尾 常 明
、第２図はその回路の動作を説明するための特性図であ
る。 １・・・トランス、２・・・ブリッジ整流器、３．４・
・・安定化電源回路、５・・・ミュート電圧生成回路、
６・・・ＩＣ回路、６１・・・ミュート出力端子、７．
８・・・電源回路。 代理人 弁理士 長 尾 常 明
Claims (2)
- （１）、電源回路の出力電圧を入力し、電圧立上り時に
第１の入力電圧の時点から所定時間第１の出力電圧を出
力し、電圧立下り時に第２の入力電圧の時点から所定時
間上記第１の出力電圧を出力する特性回路を具備し、該
特性回路の上記第１の出力電圧時にミュート出力端子に
ミュート電圧を出力するようにしたことを特徴とするミ
ュート制御回路。 - （２）、上記電源回路として、第１の電源回路と、該１
の電源回路よりも時定数の充分大きな第２の電源回路と
を設け、第１の電源回路の出力を上記特性回路に入力す
ると共に、第２の電源回路の出力電圧を上記第１の電源
回路の出力電圧と比較して、その比較結果が所定以上の
ときに上記第２の電源回路の出力電圧をミュート電圧と
して上記ミュート出力端子に出力するようにしたことを
特徴とする特許請求の範囲第１項記載のミュート制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293054A JPH02140004A (ja) | 1988-11-19 | 1988-11-19 | ミュート制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293054A JPH02140004A (ja) | 1988-11-19 | 1988-11-19 | ミュート制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140004A true JPH02140004A (ja) | 1990-05-29 |
Family
ID=17789877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293054A Pending JPH02140004A (ja) | 1988-11-19 | 1988-11-19 | ミュート制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140004A (ja) |
-
1988
- 1988-11-19 JP JP63293054A patent/JPH02140004A/ja active Pending
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