JPH02140957A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02140957A JPH02140957A JP63295079A JP29507988A JPH02140957A JP H02140957 A JPH02140957 A JP H02140957A JP 63295079 A JP63295079 A JP 63295079A JP 29507988 A JP29507988 A JP 29507988A JP H02140957 A JPH02140957 A JP H02140957A
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- Japan
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- semiconductor device
- metal wiring
- oxide film
- film
- coated glass
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、多機能、集積化の為に多層配線構造を有する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
［従来の技（ホ１１
従来、多層配線構造を持った半導体装置の製造方法は１
例えば第２図の如＜、トランジスタや抵抗等の半導体素
子が作り込まれたシリコン基板２１上のフィールド絶縁
膜２２を介して、素子からの電極取り出しの為にコンタ
クトホールを開孔した後、Ａ１合金をスパックリングし
、〕才ｉ・エツチングにより所望形状にパクーニングし
、第１の金属配線２３を形成した後、層間絶縁膜として
、まず平行平板気相成長装置により３７０〜４００℃で
１°ＥＯ３［Ｓ ｉ （ＯＣ２ＩＩｓ ） ４）と酸
素（０２）を反応ガスとし５ｔｏｒｒ以下の圧力でプラ
ズマで第１のシリコン酸化膜２４を約０．６μｍ成長さ
せ、更にＴＥ０１とオゾンを熱反応させた第２シリコン
酸化膜２５を積層する。
例えば第２図の如＜、トランジスタや抵抗等の半導体素
子が作り込まれたシリコン基板２１上のフィールド絶縁
膜２２を介して、素子からの電極取り出しの為にコンタ
クトホールを開孔した後、Ａ１合金をスパックリングし
、〕才ｉ・エツチングにより所望形状にパクーニングし
、第１の金属配線２３を形成した後、層間絶縁膜として
、まず平行平板気相成長装置により３７０〜４００℃で
１°ＥＯ３［Ｓ ｉ （ＯＣ２ＩＩｓ ） ４）と酸
素（０２）を反応ガスとし５ｔｏｒｒ以下の圧力でプラ
ズマで第１のシリコン酸化膜２４を約０．６μｍ成長さ
せ、更にＴＥ０１とオゾンを熱反応させた第２シリコン
酸化膜２５を積層する。
この層間絶縁膜は、低温でＳｉｎ＜と０２あるいはＮｅ
ｏガスを減圧下で気相成長させたシリコン酸化膜の様に
カスピングもなく付き口りも良い。
ｏガスを減圧下で気相成長させたシリコン酸化膜の様に
カスピングもなく付き口りも良い。
次に平坦化の為、塗布ガラス膜２６を被着しアニールし
てからフォトエツチングによりスルーポールを開孔し、
Ａ１合金をスパッタリングしてからフォトエツチングし
、第２の金属配線２７とし、その後パシベーション股を
Ｊ、ＦＩ ｌｆｆ１している。
てからフォトエツチングによりスルーポールを開孔し、
Ａ１合金をスパッタリングしてからフォトエツチングし
、第２の金属配線２７とし、その後パシベーション股を
Ｊ、ＦＩ ｌｆｆ１している。
しかしながら従来技術では、ＬＳＩの微細化に伴ってデ
ザインルールがサブミクロンに近くなると、寸法精度が
要求される金属配線のパクーニングはドライエツチング
化され断面形状が急峻化されると共に、アスペクト比が
約０．７以上にもなる為１層間絶縁の付き回りが良くて
も、第１金属配線のスペース部には、該配線厚み相当の
溝が形成されるので、ここに塗布ガラスの液溜まりかで
き、０．５μｍよりも厚くなったところにクラックや剥
離が発生し、コンクミネーショントラップになる上、パ
ーティクル、第２金属配線の段切れやショートの原因と
なり１歩留りや信頼性が問題となっている。更に今後は
、金属配線に於けるコンタクトバリアーとして、 （Ｉ
！！金属の積層化やバイアススパッタリングによるリフ
ロー平坦化等の要求から、第１の金属配線２３は厚くな
る傾向にあって、アスペクト比は益々厳しくなり１層間
絶縁膜のカバレージ向上、平坦化が重要となってくる。
ザインルールがサブミクロンに近くなると、寸法精度が
要求される金属配線のパクーニングはドライエツチング
化され断面形状が急峻化されると共に、アスペクト比が
約０．７以上にもなる為１層間絶縁の付き回りが良くて
も、第１金属配線のスペース部には、該配線厚み相当の
溝が形成されるので、ここに塗布ガラスの液溜まりかで
き、０．５μｍよりも厚くなったところにクラックや剥
離が発生し、コンクミネーショントラップになる上、パ
ーティクル、第２金属配線の段切れやショートの原因と
なり１歩留りや信頼性が問題となっている。更に今後は
、金属配線に於けるコンタクトバリアーとして、 （Ｉ
！！金属の積層化やバイアススパッタリングによるリフ
ロー平坦化等の要求から、第１の金属配線２３は厚くな
る傾向にあって、アスペクト比は益々厳しくなり１層間
絶縁膜のカバレージ向上、平坦化が重要となってくる。
しかるに本発明は、かかる問題点を解決するもので、多
層配線を有する半導体装置の平坦化を図ると共に塗布ガ
ラス膜のクラックをなくシ１１歩留、信頼性の向上を図
ることを目的としたものである。
層配線を有する半導体装置の平坦化を図ると共に塗布ガ
ラス膜のクラックをなくシ１１歩留、信頼性の向上を図
ることを目的としたものである。
【課題を解決するための手段］
本発明の半導体装置の製造方法は、多層配線構造を有す
る半導体装置において、少なくとも第１の金属配線を形
成後、有機シランと酸素もしくはオゾンを含んだガスを
反応させた気相成長酸化膜を積層させる工程と、該気相
成長酸化膜を所定厚みにドライエツチングした後塗布ガ
ラス膜を波釘しアニールする工程と、スルーホールの開
孔を行ない第２の金属配線を形成する工程を具備したこ
とを特徴とする。
る半導体装置において、少なくとも第１の金属配線を形
成後、有機シランと酸素もしくはオゾンを含んだガスを
反応させた気相成長酸化膜を積層させる工程と、該気相
成長酸化膜を所定厚みにドライエツチングした後塗布ガ
ラス膜を波釘しアニールする工程と、スルーホールの開
孔を行ない第２の金属配線を形成する工程を具備したこ
とを特徴とする。
〔実 施 例］
本発明の一実施例を、第１図に基づいて詳細に説明する
。サブミクロンルールのＡＩ２ＪｉＩｔＭ造のＳｔゲグ
ーＣＭＯＳ−ＩＣに適用した場合に於いて、トランジス
タや抵抗等の半導体累子が作り込まれたシリコン基板１
１上の選択熱酸化や気相成長によるフィールド酸化１１
１Ｘ１２が形成され、ｍｔｉ取り出しの為コンタクトホ
ールな開孔し、ＣＬｌを０．５％程度含んだＡ１合金を
約０．７ｕｍの厚みでスパックリングし、フォトリソｆ
＆ｃ＋ｔガスでドライエツチングし、最小寸法が０．８
〜１．２Ｂ ｍでほぼ岳直に側面が形成された第１の金
属間４１＋！ １３を施した０次に層間紙ｉ１膜として
、まず平行平板気相成長ＩＡ置により３７０〜４００℃
でＴＥＯＳ ［Ｓ ｉ （ＯＣ−ＭＳ） ４］ と０
．を反応ガスとし約２ｔｏｒｒのプラズマ中で第１のシ
リコン酸化膜１４を約０．６μｎ１成長させた。連続し
てＴＥＯＳとオゾンを気相反応させ、０．４ｕｍの第２
のシリコン酸化膜１５を積層した（第１図＜８））、続
いて、ＣＦ、とＨｅガスを用いたドライエツチャーで０
．４μｍ程度異方性エツチングしてから、塗布ガラス１
ｌ１６を塗布し４００℃でアニールした後、スルーホー
ルを形成してＡ１合金を約１．０μｍの厚みでスパック
リングし。
。サブミクロンルールのＡＩ２ＪｉＩｔＭ造のＳｔゲグ
ーＣＭＯＳ−ＩＣに適用した場合に於いて、トランジス
タや抵抗等の半導体累子が作り込まれたシリコン基板１
１上の選択熱酸化や気相成長によるフィールド酸化１１
１Ｘ１２が形成され、ｍｔｉ取り出しの為コンタクトホ
ールな開孔し、ＣＬｌを０．５％程度含んだＡ１合金を
約０．７ｕｍの厚みでスパックリングし、フォトリソｆ
＆ｃ＋ｔガスでドライエツチングし、最小寸法が０．８
〜１．２Ｂ ｍでほぼ岳直に側面が形成された第１の金
属間４１＋！ １３を施した０次に層間紙ｉ１膜として
、まず平行平板気相成長ＩＡ置により３７０〜４００℃
でＴＥＯＳ ［Ｓ ｉ （ＯＣ−ＭＳ） ４］ と０
．を反応ガスとし約２ｔｏｒｒのプラズマ中で第１のシ
リコン酸化膜１４を約０．６μｎ１成長させた。連続し
てＴＥＯＳとオゾンを気相反応させ、０．４ｕｍの第２
のシリコン酸化膜１５を積層した（第１図＜８））、続
いて、ＣＦ、とＨｅガスを用いたドライエツチャーで０
．４μｍ程度異方性エツチングしてから、塗布ガラス１
ｌ１６を塗布し４００℃でアニールした後、スルーホー
ルを形成してＡ１合金を約１．０μｍの厚みでスパック
リングし。
これをフォトエツチングし第２の金属配置１ｉ！１７と
した（第１図（ｂ））、その後パシベーション膜を積層
し、外部電極取り出し用のパッド部を開孔した。
した（第１図（ｂ））、その後パシベーション膜を積層
し、外部電極取り出し用のパッド部を開孔した。
このようにしてなる半導体装置は、第１の金属間、＄１
１１３のスペース部の層間絶縁膜の平坦性が改善され、
よってここに入る塗布ガラスの液溜まり厚みは０゜４μ
ｍ以下となりクラックの発生は皆無となった。この他意
にコンタミネーションの多い塗布ガラス膜１６をエッチ
バックし、再び気相成長シリコン酸化膜を堆積させスル
ーポール開孔して、第２の金属配線１７を形成したもの
も試作したが、平坦性、信頼性をより向上することがで
きた。又エッチバックは、ＣＨＦａガスのほかにＣＦ、
、Ｃ＠ Ｆｓでも代用でき、エツチングは等方性でも良
い、又Ａｒスパックエッチを用いたエッチバックでも活
用が出来る。
１１３のスペース部の層間絶縁膜の平坦性が改善され、
よってここに入る塗布ガラスの液溜まり厚みは０゜４μ
ｍ以下となりクラックの発生は皆無となった。この他意
にコンタミネーションの多い塗布ガラス膜１６をエッチ
バックし、再び気相成長シリコン酸化膜を堆積させスル
ーポール開孔して、第２の金属配線１７を形成したもの
も試作したが、平坦性、信頼性をより向上することがで
きた。又エッチバックは、ＣＨＦａガスのほかにＣＦ、
、Ｃ＠ Ｆｓでも代用でき、エツチングは等方性でも良
い、又Ａｒスパックエッチを用いたエッチバックでも活
用が出来る。
本発明は、ＭＯＳＩＣの層間絶縁膜に限らすバイボーラ
や０ＭＯ３及びこれらを組み合わせたＩＣにも適用でき
る。更に金属配線としては１、Ａ１合金に限られず、他
金属、ケイ化物や半導体物質でもよく、この他平坦化、
コンククトバリャーの為にＴｉ、Ｗ、Ｇｏ、Ｍｏ等の高
融点金属あるいはその窒化物、ケイ化物および合金膜を
積層化したものでも応用可能である。
や０ＭＯ３及びこれらを組み合わせたＩＣにも適用でき
る。更に金属配線としては１、Ａ１合金に限られず、他
金属、ケイ化物や半導体物質でもよく、この他平坦化、
コンククトバリャーの為にＴｉ、Ｗ、Ｇｏ、Ｍｏ等の高
融点金属あるいはその窒化物、ケイ化物および合金膜を
積層化したものでも応用可能である。
以上の様に本発明によれば、ＭＯ５ＬＳＩ等の金属間の
眉間絶Ｌ１膜として、有機シランな気相反応させたシリ
コン酸化膜をエッヂバックし、その後に塗布ガラス膜を
ｆ（ＩＦ！ｊすることにより、該絶縁Ｈ２のクラック、
剥離をなくし、歩留り、信頼性の向上がなされるもので
、微細化された金属配線の多層化も容易になり、より集
積化、多機能化された半導体装置の供給に寄与出来るも
のである。
眉間絶Ｌ１膜として、有機シランな気相反応させたシリ
コン酸化膜をエッヂバックし、その後に塗布ガラス膜を
ｆ（ＩＦ！ｊすることにより、該絶縁Ｈ２のクラック、
剥離をなくし、歩留り、信頼性の向上がなされるもので
、微細化された金属配線の多層化も容易になり、より集
積化、多機能化された半導体装置の供給に寄与出来るも
のである。
第２図は、
図である。
従来の半導体装置に係わる概略断面
１１゜
１２゜
１３゜
ｌ ４．
１５゜
１６゜
１？。
２１ ・
２２ ・
２３ ・
２４ ・
２５ ・
２６ ・
２７ ・
シリコン基１反
フィールド酸化膜
第１の金属配線
第１のシリコン酸化膜
第２のシリコン酸化膜
塗布ガラス膜
第２の金属配線
以
上
Claims (1)
- 多層配線構造を有する半導体装置において、少なくと
も第１の金属配線を形成後、有機シランと酸素もしくは
オゾンを含んだガスを反応させた気相成長酸化膜を積層
させる工程と、該気相成長酸化膜を所定厚みにドライエ
ッチングした後塗布ガラス膜を被着しアニールする工程
と、スルーホールの開孔を行ない第２の金属配線を形成
する工程を具備したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295079A JP2850341B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295079A JP2850341B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140957A true JPH02140957A (ja) | 1990-05-30 |
| JP2850341B2 JP2850341B2 (ja) | 1999-01-27 |
Family
ID=17816047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295079A Expired - Lifetime JP2850341B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850341B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399532A (en) * | 1991-05-30 | 1995-03-21 | At&T Corp. | Integrated circuit window etch and planarization |
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295437A (ja) * | 1986-06-14 | 1987-12-22 | Yamaha Corp | 多層配線形成法 |
-
1988
- 1988-11-22 JP JP63295079A patent/JP2850341B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295437A (ja) * | 1986-06-14 | 1987-12-22 | Yamaha Corp | 多層配線形成法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399532A (en) * | 1991-05-30 | 1995-03-21 | At&T Corp. | Integrated circuit window etch and planarization |
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850341B2 (ja) | 1999-01-27 |
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