JPH02141885A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02141885A JPH02141885A JP63296672A JP29667288A JPH02141885A JP H02141885 A JPH02141885 A JP H02141885A JP 63296672 A JP63296672 A JP 63296672A JP 29667288 A JP29667288 A JP 29667288A JP H02141885 A JPH02141885 A JP H02141885A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- macro
- cpu
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 57
- 230000006870 function Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下ＣＰＵと記す）や各種周
辺ハードウェアを含む機能ブロックやメモリブロック、
及びユーザ定義の回路から構成される機能ブロックの各
レイアウトデータを計算機上で接続する事により開発さ
れるマイクロコンピュータに関し、特に、上記の各機能
ブロックを複数種類準備すると共に、これらの各機能ブ
ロックに対応するレイアウトデータをデータベースとし
て計算機上に登録し、これらのデータベース中から必要
なデータを選択して計算機上で接続する事によりマスク
データが作成され開発されるマイクロコンピュータに関
する。
辺ハードウェアを含む機能ブロックやメモリブロック、
及びユーザ定義の回路から構成される機能ブロックの各
レイアウトデータを計算機上で接続する事により開発さ
れるマイクロコンピュータに関し、特に、上記の各機能
ブロックを複数種類準備すると共に、これらの各機能ブ
ロックに対応するレイアウトデータをデータベースとし
て計算機上に登録し、これらのデータベース中から必要
なデータを選択して計算機上で接続する事によりマスク
データが作成され開発されるマイクロコンピュータに関
する。
近年半導体技術の進歩に伴い、マイクロコンピュータの
応用分野はその裾野を急速に拡大しながら同時に応用分
野毎の要求は多様の一途を辿っている。
応用分野はその裾野を急速に拡大しながら同時に応用分
野毎の要求は多様の一途を辿っている。
ユーザの要求を完全に満たす事のできるマイコン等の半
導体集積回路を短時間のうちに設計し製品化する生産シ
ステムが現在ゲートアレーとして開発され、すでに多く
の実績をあげている。
導体集積回路を短時間のうちに設計し製品化する生産シ
ステムが現在ゲートアレーとして開発され、すでに多く
の実績をあげている。
さらに高機能、高集積度を有する方法としてメガセル方
式と呼ばれる新しい方式も開発されている。
式と呼ばれる新しい方式も開発されている。
この方式は、ＣＰＵやメモリ、タイマ、 Ａ／Ｄコンバ
ータ、シリアルインタフェース等の各機能ブロックのレ
イアウト情報をマクロ情報と呼ばれるデータベースとし
て計算機内に登録しておき、ユーザが作成したこのマク
ロ情報の接続図をもとに計算機内でこれらのマクロ情報
をつなぎ合わせて最終的なマスク情報を作成するもので
ある。本方式の特徴は、工Ｃメーカ側でタイマ、メモリ
、Ａ／Ｄコンバータ、シリアルインタフェース等の機能
ブロックを豊富に取り揃えておき、ユーザが必要に応じ
て機能ブロックを自由に選択する事により所望の集積回
路のマスク情報を短期間の内に作成する事にあり、これ
によりユーザ所望の集積回路を短期間内に開発完了でき
るところにある。
ータ、シリアルインタフェース等の各機能ブロックのレ
イアウト情報をマクロ情報と呼ばれるデータベースとし
て計算機内に登録しておき、ユーザが作成したこのマク
ロ情報の接続図をもとに計算機内でこれらのマクロ情報
をつなぎ合わせて最終的なマスク情報を作成するもので
ある。本方式の特徴は、工Ｃメーカ側でタイマ、メモリ
、Ａ／Ｄコンバータ、シリアルインタフェース等の機能
ブロックを豊富に取り揃えておき、ユーザが必要に応じ
て機能ブロックを自由に選択する事により所望の集積回
路のマスク情報を短期間の内に作成する事にあり、これ
によりユーザ所望の集積回路を短期間内に開発完了でき
るところにある。
この内、メモリマクロについてはユーザの様々なメモリ
容量要求に対応する為、ＩＣメーカ側で容量の異なる複
数種類のメモリマクロを予め準備しておき、ユーザがそ
れらのメモリマクロの中から自らのシステムに最適な容
量を持つマクロを選択している。
容量要求に対応する為、ＩＣメーカ側で容量の異なる複
数種類のメモリマクロを予め準備しておき、ユーザがそ
れらのメモリマクロの中から自らのシステムに最適な容
量を持つマクロを選択している。
第３図にメモリを内蔵する従来のシングルチップマイコ
ンのブロック図を示す。本従来例では、ＣＰＵを含むＣ
ＰＵコアマクロとメモリマクロのみを図示し、タイマ等
その他の機能ブロックについては省略している。
ンのブロック図を示す。本従来例では、ＣＰＵを含むＣ
ＰＵコアマクロとメモリマクロのみを図示し、タイマ等
その他の機能ブロックについては省略している。
ＣＰＵコアマクロ３０１はＣＰＵ３００、チップ外部と
のインタフェース用のホード３０３、マクロインタフェ
ース回路３０４、及びアドレス判別回路３０５を含み、
アドレスバス３０６とデータバス３０７で相互に接続さ
れている。さらにＣＰＵコアマクロ３０１外部にメモリ
マクロ３０２がマクロインタフェース回路３０４を介し
て接続している。
のインタフェース用のホード３０３、マクロインタフェ
ース回路３０４、及びアドレス判別回路３０５を含み、
アドレスバス３０６とデータバス３０７で相互に接続さ
れている。さらにＣＰＵコアマクロ３０１外部にメモリ
マクロ３０２がマクロインタフェース回路３０４を介し
て接続している。
ＣＰＵ３００はアドレスバス３０６上にメモリの参照ア
ドレスを出力し、書込み処理時は書込み信号３０９をア
クティブにし、同タイミングに同期してデータバス３０
７上にデータを出力し、リード処理時はリード信号３１
０をアクティブにし同タイミングに同期してデータバス
３０７上のデータをＣＰＵ３００内部に取込む。ポート
３０３は、ＣＰＵ３００が本チップ外部に設定されたメ
モリ等の外部デバイスを参照する際に使用するインタフ
ェース用回路ブロックで、アドレスバス３０６には出力
ドライバ３０３−１、データバス３０７には双方向バッ
ファ３０３−２、ライト信号３０９とリード信号３１０
にはそれぞれ出力ドライバ３０３−３，３０３−４が設
定され、後述するアドレス判別信号３０８の制御により
チップ外部のデバイス（本従来例では図示せず）に対し
、外部アドレスバス３１１と外部データバス３１２の他
に外部書込み信号３１３と外部読出し信号３１４を出力
する。マ クロインタフェース回路３０４は、本ＣＰＵ
コアマクロ３０１の外に設定さｈたマクロとデータをや
り取りする為のインクフェース回路で、アドレスバス３
０６には出力ドライバー３０４−１．データバス３０７
には双方向バッファ３０４−２、ライト信号３０９とリ
ード信号３１０にそれぞれ出力ドライバ３０４−３゜３
０４−４が設定され、ポート同様アドレス判別信号３０
８の制御によりチップ上のマクロセルに対シマクロアド
レスバス３１５とマクロデータバス３１６の他にマクロ
書込み信号３１７とマクロ読み出し信号３１８を出力す
る。アドレス判別回路３０５はアドレスバス３０６上の
参照アドレス情報を判別し、チップ内部のメモリマクロ
３０２が参照対象の場合にはアドレス判別信号３０８を
アクティブにする。
ドレスを出力し、書込み処理時は書込み信号３０９をア
クティブにし、同タイミングに同期してデータバス３０
７上にデータを出力し、リード処理時はリード信号３１
０をアクティブにし同タイミングに同期してデータバス
３０７上のデータをＣＰＵ３００内部に取込む。ポート
３０３は、ＣＰＵ３００が本チップ外部に設定されたメ
モリ等の外部デバイスを参照する際に使用するインタフ
ェース用回路ブロックで、アドレスバス３０６には出力
ドライバ３０３−１、データバス３０７には双方向バッ
ファ３０３−２、ライト信号３０９とリード信号３１０
にはそれぞれ出力ドライバ３０３−３，３０３−４が設
定され、後述するアドレス判別信号３０８の制御により
チップ外部のデバイス（本従来例では図示せず）に対し
、外部アドレスバス３１１と外部データバス３１２の他
に外部書込み信号３１３と外部読出し信号３１４を出力
する。マ クロインタフェース回路３０４は、本ＣＰＵ
コアマクロ３０１の外に設定さｈたマクロとデータをや
り取りする為のインクフェース回路で、アドレスバス３
０６には出力ドライバー３０４−１．データバス３０７
には双方向バッファ３０４−２、ライト信号３０９とリ
ード信号３１０にそれぞれ出力ドライバ３０４−３゜３
０４−４が設定され、ポート同様アドレス判別信号３０
８の制御によりチップ上のマクロセルに対シマクロアド
レスバス３１５とマクロデータバス３１６の他にマクロ
書込み信号３１７とマクロ読み出し信号３１８を出力す
る。アドレス判別回路３０５はアドレスバス３０６上の
参照アドレス情報を判別し、チップ内部のメモリマクロ
３０２が参照対象の場合にはアドレス判別信号３０８を
アクティブにする。
一般にメガセル方式は、マクロセルはユーザが自由に選
択することが可能でメモリマクロも容量の異なる複数の
マクロから選択する事が可能である。ところが、上記の
アドレス判別回路３０５のアドレス判別条件が固定され
ている場合には、メモリ容量の異なるメモリマクロ３０
２を接続する毎にＣＰＵコアマクロ３０１内のアドレス
判別回路３０５を変更する必要が生じ、メモリマクロ３
０２を自由に選択して設定する場合に大きな障害になる
。
択することが可能でメモリマクロも容量の異なる複数の
マクロから選択する事が可能である。ところが、上記の
アドレス判別回路３０５のアドレス判別条件が固定され
ている場合には、メモリ容量の異なるメモリマクロ３０
２を接続する毎にＣＰＵコアマクロ３０１内のアドレス
判別回路３０５を変更する必要が生じ、メモリマクロ３
０２を自由に選択して設定する場合に大きな障害になる
。
以上説明した通り、メモリマクロの様に容量が異なり、
ｆｆスクＲＯＭｘ ＲＡＭ％ＥＥＰＲＯＭ等メモリ自体
の種類に応じて予め容量別や種類別に複数種類のメモリ
マクロセルを準備して対応する場合で、特に外部拡張機
能の様にそのメモリが接続されるバス上に別の機能ブロ
ックが接続される場合、従来の回路はＣＰＵコア内のア
ドレス判別回路変更の問題が生じ、マクロセルの自由な
選択に対する大きな障害に入るという欠点を有していた
。
ｆｆスクＲＯＭｘ ＲＡＭ％ＥＥＰＲＯＭ等メモリ自体
の種類に応じて予め容量別や種類別に複数種類のメモリ
マクロセルを準備して対応する場合で、特に外部拡張機
能の様にそのメモリが接続されるバス上に別の機能ブロ
ックが接続される場合、従来の回路はＣＰＵコア内のア
ドレス判別回路変更の問題が生じ、マクロセルの自由な
選択に対する大きな障害に入るという欠点を有していた
。
本発明によるマイクロコンピュータは、少すくとも中央
処理装置を有する機能ブロック（以下ＣＰＵブロックと
記す）と、機能や容量の異なるメモリ装置を含むメモリ
ブロックを複数種類準備し、ＣＰＵブロックと複数種類
のメモリブロックのうち任意のものを組合せる事により
開発される。
処理装置を有する機能ブロック（以下ＣＰＵブロックと
記す）と、機能や容量の異なるメモリ装置を含むメモリ
ブロックを複数種類準備し、ＣＰＵブロックと複数種類
のメモリブロックのうち任意のものを組合せる事により
開発される。
この時、メモリブロックはメモリ装置の割り付けられる
メモリアドレスを判別し、判別信号を発生する判別回路
を含むと共に、ＣＰＵブロックこのＣＰＵブロックの外
部とデータをやり取りする為のインタフェース回路と判
別信号の入力端子を有し、このインタフェース回路が判
別信号により制御される事を大きな特徴としている。
メモリアドレスを判別し、判別信号を発生する判別回路
を含むと共に、ＣＰＵブロックこのＣＰＵブロックの外
部とデータをやり取りする為のインタフェース回路と判
別信号の入力端子を有し、このインタフェース回路が判
別信号により制御される事を大きな特徴としている。
以下、図面を用いて本発明を詳述する。
第１図に本発明に係わる第１の実施例のブロック図を示
す。本実施例はアドレス判別回路をＣＰＵコア内に設定
するのではなく、メモリマクロ側に持たせ、メモリ容量
の異なりに応じてマクロ内部で判別信号を生成しＣＰＵ
コアに送出する。本実施例では従来例と同様、ＣＰＵを
含むＣＰＵコアマクロとメモリマクロのみを図示し、そ
の他の機能ブロックについては省略している。
す。本実施例はアドレス判別回路をＣＰＵコア内に設定
するのではなく、メモリマクロ側に持たせ、メモリ容量
の異なりに応じてマクロ内部で判別信号を生成しＣＰＵ
コアに送出する。本実施例では従来例と同様、ＣＰＵを
含むＣＰＵコアマクロとメモリマクロのみを図示し、そ
の他の機能ブロックについては省略している。
ＣＰＵコアマクロ１０１はＣＰＵ３０ｏ１チップ外部と
のインタフェース用のポート３ｏ３、及び後述するマク
ロインタフェース回路３０４を含み、アドレスバス３０
６とデータバス３０７で相互に接続されている。また、
ＣＰＵコアマクロ１０１外部にはメモリマクロ１０２が
マクロインタフェース回路３０４を介して接続している
。
のインタフェース用のポート３ｏ３、及び後述するマク
ロインタフェース回路３０４を含み、アドレスバス３０
６とデータバス３０７で相互に接続されている。また、
ＣＰＵコアマクロ１０１外部にはメモリマクロ１０２が
マクロインタフェース回路３０４を介して接続している
。
ＣＰＵ：ｆｆ７ｆｆりＩ：＋ １０１内のｃＰＵ３ｏｏ
は従来例で説明したものと同機能の為、詳細な説明は省
略する。ＣＰＵコアマクロ１０１は後述するメモリマク
ロ１０２から出力されるアドレス判別信号１０８の入力
端子１１０（以下判別信号入力端子と記す）を有し、本
信号によりポート３０３とマクロインタフェース回路３
０４はイネーブル制御される。チップ外部とのインタフ
ェース用ポート３０３、及びマクロインタフェース回路
３ｏ４の動作は、それぞれに入力するアドレス判別信号
１０８０発生元が従来例と異なる事を除いて動作自体は
従来例で説明したものと同等の為な説明は省略する。
は従来例で説明したものと同機能の為、詳細な説明は省
略する。ＣＰＵコアマクロ１０１は後述するメモリマク
ロ１０２から出力されるアドレス判別信号１０８の入力
端子１１０（以下判別信号入力端子と記す）を有し、本
信号によりポート３０３とマクロインタフェース回路３
０４はイネーブル制御される。チップ外部とのインタフ
ェース用ポート３０３、及びマクロインタフェース回路
３ｏ４の動作は、それぞれに入力するアドレス判別信号
１０８０発生元が従来例と異なる事を除いて動作自体は
従来例で説明したものと同等の為な説明は省略する。
本発明に基づくメモリマイクロ１０２はメモリセル（本
実施例では図示せず）の他にアドレス判別回路１０５を
含み、アドレスバス３０６上に出力されているアドレス
情報をもとに自分のアドレスかを常に判定し、自分のア
ドレスと判断された場合にはアドレス判別信号１０８を
アクティブにする。第１の実施例では任意のメモリ容量
を有すルメモリマクロ１０２を接続しても、アドレス判
別処理がメモリマクロ１０２側で行われる為、メモリマ
クロ１０２の種類の変更に際してもＣＰＵコアマクロ１
０１を含むいっさいのハードウェアに対して回路構成等
の変更を必要としない。
実施例では図示せず）の他にアドレス判別回路１０５を
含み、アドレスバス３０６上に出力されているアドレス
情報をもとに自分のアドレスかを常に判定し、自分のア
ドレスと判断された場合にはアドレス判別信号１０８を
アクティブにする。第１の実施例では任意のメモリ容量
を有すルメモリマクロ１０２を接続しても、アドレス判
別処理がメモリマクロ１０２側で行われる為、メモリマ
クロ１０２の種類の変更に際してもＣＰＵコアマクロ１
０１を含むいっさいのハードウェアに対して回路構成等
の変更を必要としない。
次に第２図のブロック図を参照して本発明の第２の実施
例を説明する。第２の実施例も第１の実施例と同様、Ｃ
ＰＵを含むＣＰＵコアとメモリマクロのみを図示し、そ
の他の機能ブロックについては省略している。
例を説明する。第２の実施例も第１の実施例と同様、Ｃ
ＰＵを含むＣＰＵコアとメモリマクロのみを図示し、そ
の他の機能ブロックについては省略している。
第２の実施例は第１の実施例と類似の構成だが、メモリ
マクロとしてマスクＲＯＭマクロ２０２−１、ＲＡＭマ
クロ２０２−２、ＥＥＲＯＭマクロ２０２−３の３種類
のメモリマクロを接続し、各メモリマクロを任意の容量
で接続する事ができる。
マクロとしてマスクＲＯＭマクロ２０２−１、ＲＡＭマ
クロ２０２−２、ＥＥＲＯＭマクロ２０２−３の３種類
のメモリマクロを接続し、各メモリマクロを任意の容量
で接続する事ができる。
ＣＰＵコアマクロ２０１の構成は判別信号入力端子を各
メモリマクロ毎に２１０−１．２１０−２．２１０−３
の３人力分を有する他は第１の実施例と同様の為、詳細
な接続は省略する。尚、３種類の判別信号は論理ＯＲゲ
ート２２０を介してポート３０３とマクロインタフェー
ス３０４に接続シている。第２の実施例では接続するメ
モリの種類を予め考慮する事により、各メモリマクロ２
０２の容量や種類に依存する事なく任意容量のメモリを
接続する事ができる。
メモリマクロ毎に２１０−１．２１０−２．２１０−３
の３人力分を有する他は第１の実施例と同様の為、詳細
な接続は省略する。尚、３種類の判別信号は論理ＯＲゲ
ート２２０を介してポート３０３とマクロインタフェー
ス３０４に接続シている。第２の実施例では接続するメ
モリの種類を予め考慮する事により、各メモリマクロ２
０２の容量や種類に依存する事なく任意容量のメモリを
接続する事ができる。
以上説明した通り、本発明によればメモリマクロ側にア
ドレス判別機能を設定する事により、ＣＰＵコアマクロ
内の論理回路を変更する必要がなく、任意の容量のメモ
リマクロを自由に設定する事が可能である。さらにマス
クＲＯＭ％ＲＡＭ。
ドレス判別機能を設定する事により、ＣＰＵコアマクロ
内の論理回路を変更する必要がなく、任意の容量のメモ
リマクロを自由に設定する事が可能である。さらにマス
クＲＯＭ％ＲＡＭ。
ＥＥＦＲＯＭ等予め接続できるメモリの種類分のアドレ
ス判別信号入力をＣＰＵコアマクロに設定する事により
、マクロ間にいっさいの付加回路を設定する事なく任意
のメモリマクロを接続できる。
ス判別信号入力をＣＰＵコアマクロに設定する事により
、マクロ間にいっさいの付加回路を設定する事なく任意
のメモリマクロを接続できる。
本発明をメガセル方式に応用した場合、上記の通り付加
回路を削減する事によるチップサイズの縮小や、ＣＰＵ
コアマクロに対する回路変更する事なくそのまま使用で
きる事による開発期間の短縮等が期待でき、実用効果は
非常に高い。
回路を削減する事によるチップサイズの縮小や、ＣＰＵ
コアマクロに対する回路変更する事なくそのまま使用で
きる事による開発期間の短縮等が期待でき、実用効果は
非常に高い。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明に基づく第２の実施例のブロック図、第３図は従
来例のブロック図である。 ３００・・・・・・ＣＰＵ、３０１，２０１，１０１・
・・・・・ＣＰＵコアマクロ、３０２，１０２・旧・・
メモリマクロ、３０３・・・・・・ポー）、３０４・・
・・・・マクロインタフェース回Ｌ ３０５，１０５
・・・・・・アドレス判別回路、３０６・・・・・・ア
ドレスバス、３０７・・団・データバス、３０９・・・
・・・書込み信号、３１０・・・・・・リード信号、３
０３−１，３０３−３，３０３−４．３０４−１，３０
４−３，３０４−４・・・・・・出力ドライバ、３０３
−２，３０４−２・・・・・・双方向バッファ、３０８
・・・・・・アドレス判別信号、３１１・・・・・・外
部アドレスバス、３１２・・・・・・外部データバス、
３１３・・・・・・外部書込み信号、３１４・・・・・
・外部読み出し信号、３１５・・・・・・マクロアドレ
スバス、３１６・・・・・・マクロデータバス、３１７
・旧・・マクロ書込み信号、３１８・・・・・・マクロ
読み出し信号、１０８・・・・・・アドレス判別信号、
１１０，２１０−１．２１０−２，２１０−３・・・・
・・判別信号入力端子、２０２−１・・・・・・マスク
ＲＯＭマクロ、２０２−２・・・・・・ＲＡＭマクロ、
２０２−３・・・・・・ＥＥＰＲＯＭマクロ、２２０・
・・・・・論理ＯＲゲート。 代理人 弁理士 内 原 晋
本発明に基づく第２の実施例のブロック図、第３図は従
来例のブロック図である。 ３００・・・・・・ＣＰＵ、３０１，２０１，１０１・
・・・・・ＣＰＵコアマクロ、３０２，１０２・旧・・
メモリマクロ、３０３・・・・・・ポー）、３０４・・
・・・・マクロインタフェース回Ｌ ３０５，１０５
・・・・・・アドレス判別回路、３０６・・・・・・ア
ドレスバス、３０７・・団・データバス、３０９・・・
・・・書込み信号、３１０・・・・・・リード信号、３
０３−１，３０３−３，３０３−４．３０４−１，３０
４−３，３０４−４・・・・・・出力ドライバ、３０３
−２，３０４−２・・・・・・双方向バッファ、３０８
・・・・・・アドレス判別信号、３１１・・・・・・外
部アドレスバス、３１２・・・・・・外部データバス、
３１３・・・・・・外部書込み信号、３１４・・・・・
・外部読み出し信号、３１５・・・・・・マクロアドレ
スバス、３１６・・・・・・マクロデータバス、３１７
・旧・・マクロ書込み信号、３１８・・・・・・マクロ
読み出し信号、１０８・・・・・・アドレス判別信号、
１１０，２１０−１．２１０−２，２１０−３・・・・
・・判別信号入力端子、２０２−１・・・・・・マスク
ＲＯＭマクロ、２０２−２・・・・・・ＲＡＭマクロ、
２０２−３・・・・・・ＥＥＰＲＯＭマクロ、２２０・
・・・・・論理ＯＲゲート。 代理人 弁理士 内 原 晋
Claims (1)
- 少なくとも、中央処理装置を有する機能ブロック（以下
ＣＰＵブロックと記す）と、機能や容量が異なるメモリ
装置からなる複数種類の機能ブロック（以下メモリブロ
ックと記す）のうち任意のメモリブロックとを組み合わ
せる事により開発されるマイクロコンピュータにおいて
、前記複数種類のメモリブロックは、予め前記各メモリ
装置に割り付けられるメモリ番地を判別し、判別信号を
発生する判別回路を含むと共に、前記ＣＰＵブロックは
、前記ＣＰＵブロックの外部とデータをやり取りする為
のインタフェース回路と前記判別信号の入力回路を有し
、前記インタフェース回路は、前記判別信号により制御
される事を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296672A JPH02141885A (ja) | 1988-11-22 | 1988-11-22 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296672A JPH02141885A (ja) | 1988-11-22 | 1988-11-22 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141885A true JPH02141885A (ja) | 1990-05-31 |
Family
ID=17836580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296672A Pending JPH02141885A (ja) | 1988-11-22 | 1988-11-22 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141885A (ja) |
-
1988
- 1988-11-22 JP JP63296672A patent/JPH02141885A/ja active Pending
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