JPH02297672A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02297672A JPH02297672A JP1119306A JP11930689A JPH02297672A JP H02297672 A JPH02297672 A JP H02297672A JP 1119306 A JP1119306 A JP 1119306A JP 11930689 A JP11930689 A JP 11930689A JP H02297672 A JPH02297672 A JP H02297672A
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- memory
- microcomputer
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 2
- 238000013507 mapping Methods 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下ＣＰＵと記す）や各種周
辺ハードウェアを含む機能ブロック子メモリブロック、
及びユーザ定義の回路から構成される機能ブロックの各
レイアウトデータを計算機上で接続することにより開発
されるマイクロコンピュータに関し、特に上記の各機能
ブロックを複数種類準備すると共に１これらの各機能ブ
ロックに対応するレイアウトデータをデータベースとし
て計算機上で接続することよりマスクデータが作成され
、開発されるマイクロコンピュータのメモリ容量拡張方
式を改良したマイクロコンピュータに関する。
辺ハードウェアを含む機能ブロック子メモリブロック、
及びユーザ定義の回路から構成される機能ブロックの各
レイアウトデータを計算機上で接続することにより開発
されるマイクロコンピュータに関し、特に上記の各機能
ブロックを複数種類準備すると共に１これらの各機能ブ
ロックに対応するレイアウトデータをデータベースとし
て計算機上で接続することよりマスクデータが作成され
、開発されるマイクロコンピュータのメモリ容量拡張方
式を改良したマイクロコンピュータに関する。
近年半導体技術の進歩に伴い、マイクロコンピュータの
応用分野はその裾野を急速に拡大しながら応用分野毎の
要求は多様の一途を辿っている。
応用分野はその裾野を急速に拡大しながら応用分野毎の
要求は多様の一途を辿っている。
ユーザの要求を完全に＃九すことのできるマイコン等の
半導体集積回路を短期間のうちに設計し製品化する生産
システムが現在ゲートアレーとして開発され、すでに多
大な集積をあげている。
半導体集積回路を短期間のうちに設計し製品化する生産
システムが現在ゲートアレーとして開発され、すでに多
大な集積をあげている。
さらに今日では高機能、高集積度を有する方式としてメ
ガセル方式と呼ばれる新しい方式も開発されている。こ
の方式は、ＣＰＵやメモリ、タイマ、シリアルインタフ
ェース等の各機能ブロックのレイアウト情報をマイクロ
情報と呼ばれるデータベースとして計算機内にライブラ
リとして登録しておき、ユーザが作成したこのマクロ情
報の接続図をもとに計算機内でこれらのマクロ情報をつ
なぎ合わせて最終的なマスク情報を作成するものである
。
ガセル方式と呼ばれる新しい方式も開発されている。こ
の方式は、ＣＰＵやメモリ、タイマ、シリアルインタフ
ェース等の各機能ブロックのレイアウト情報をマイクロ
情報と呼ばれるデータベースとして計算機内にライブラ
リとして登録しておき、ユーザが作成したこのマクロ情
報の接続図をもとに計算機内でこれらのマクロ情報をつ
なぎ合わせて最終的なマスク情報を作成するものである
。
本方式の特徴は、工Ｃメーカ側でタイマ、メモリ、Ａ／
Ｄコンバータ、シリアルインタフェース等の機能ブロッ
クを自由に選択することにより、所望の集積回路のマス
ク情報を短期間の内に作成することＫあり、これＫより
ユーザ所望の集積回路を短期間の内に開発完了できると
ころにある。
Ｄコンバータ、シリアルインタフェース等の機能ブロッ
クを自由に選択することにより、所望の集積回路のマス
ク情報を短期間の内に作成することＫあり、これＫより
ユーザ所望の集積回路を短期間の内に開発完了できると
ころにある。
この各機能ブロックの内メモリマクロについては、ユー
ザの様々なメモリ容を要求に対応すべく、ＩＣメーカ側
で容量の異なる複数種類のメモリマクロを予め準備して
おき、ユーザにそれらのメモリマクロの中から自らのシ
ステムに最適な容量のメモリマクロを選択させているの
が実状である。
ザの様々なメモリ容を要求に対応すべく、ＩＣメーカ側
で容量の異なる複数種類のメモリマクロを予め準備して
おき、ユーザにそれらのメモリマクロの中から自らのシ
ステムに最適な容量のメモリマクロを選択させているの
が実状である。
例えばマイクロコンピュータに内蔵するプログラムＲＯ
ＭＫ関しては、８にバイト、１６にパイ）、２４にバイ
ト、３２にバイト等の容量に応じてアドレスデコーダ回
路、及びＲＯＭセル容゛破の異なる複数のメモリマクロ
を別々にレイアウトして作成し、そのマクロ情報を計算
機内にライブラリとして登録し、対応している。
ＭＫ関しては、８にバイト、１６にパイ）、２４にバイ
ト、３２にバイト等の容量に応じてアドレスデコーダ回
路、及びＲＯＭセル容゛破の異なる複数のメモリマクロ
を別々にレイアウトして作成し、そのマクロ情報を計算
機内にライブラリとして登録し、対応している。
以上述べたように従来のメモリマクロにおいては、その
機能が同一であるにもかかわらず、容量が異なるだけで
その容量の種類分のメモリマクロのレイアウト情報を計
算機上にマクロ情報として登録しなければならなかった
。さらにマイクロコンピュータに搭載するメモリには前
記の１０グシムＲＯＭ（マスクＲＯＭ）の他にもＰｒＬ
ＯＭ％ＲＡｈＩ。
機能が同一であるにもかかわらず、容量が異なるだけで
その容量の種類分のメモリマクロのレイアウト情報を計
算機上にマクロ情報として登録しなければならなかった
。さらにマイクロコンピュータに搭載するメモリには前
記の１０グシムＲＯＭ（マスクＲＯＭ）の他にもＰｒＬ
ＯＭ％ＲＡｈＩ。
ＥＥＰＲＯＭ等があり、それぞれのメモリに対して様々
な容量のメモリマクロを準備しようとすると、マクロ情
報の種類の増加を招き、マクロ情報のライブラリの作成
、整備〈多大な作業量が必要になるという欠点があった
。
な容量のメモリマクロを準備しようとすると、マクロ情
報の種類の増加を招き、マクロ情報のライブラリの作成
、整備〈多大な作業量が必要になるという欠点があった
。
本発明は、中央処理装置を有するＣＰＵブロック群や記
憶手段を有するメモリブロック群のうち、任意のＣＩ’
Ｕブロック及びメモリブロックを組み合わせて単一半導
体基板上に集積するマイクロコンピュータにおいて、前
記メモリブロックが所定単位容量で、かつ描該メモリブ
ロックのメモリ番地を任意の番地に設定する手段を具備
し、前記メモリブロックを複数個おのおの異なるメモリ
番地に設定して接続することにより、前記メモリブロッ
クと同一機能で容量を拡張したメモリブロックを構成す
ることを特徴とするものである。
憶手段を有するメモリブロック群のうち、任意のＣＩ’
Ｕブロック及びメモリブロックを組み合わせて単一半導
体基板上に集積するマイクロコンピュータにおいて、前
記メモリブロックが所定単位容量で、かつ描該メモリブ
ロックのメモリ番地を任意の番地に設定する手段を具備
し、前記メモリブロックを複数個おのおの異なるメモリ
番地に設定して接続することにより、前記メモリブロッ
クと同一機能で容量を拡張したメモリブロックを構成す
ることを特徴とするものである。
（実施例〕
次に本発明の第１の実施例について第１図、第２図、第
３図、第４図、第５図を用いて説明する。
３図、第４図、第５図を用いて説明する。
第１図は本発明のメモリ容量拡張前のマイクロコンピュ
ータのブロック図である。本発明のマイクロコンピュー
タは計算機上に登録されたマクロ情報を組み合わせて構
成されたものである。なお本実施例ではＣＰＵを含むＣ
ＰＵコアマクロと、ＲＯＭマクロ・ＲＡＭマクロを合わ
せたメモリマクロのみを図示してあり、タイマ等その他
の機能ブロックについては省略している。
ータのブロック図である。本発明のマイクロコンピュー
タは計算機上に登録されたマクロ情報を組み合わせて構
成されたものである。なお本実施例ではＣＰＵを含むＣ
ＰＵコアマクロと、ＲＯＭマクロ・ＲＡＭマクロを合わ
せたメモリマクロのみを図示してあり、タイマ等その他
の機能ブロックについては省略している。
マイクロコンピコ、−夕１はＣＰＵコアマクロ２とＲＯ
Ｍマクロ３及びＲＡＭマクロ４で構成され、それぞれア
ドレスバス５、データバス６で相互に接続しである。Ｒ
ＯＭマクロ３は８にバイト、ＲＡＭマクロ４は５１２バ
イトの容量をそれぞれ有している。・第２図は本発明の
マイクロコンピュータのメモリマツプを示したものであ
る。本マイクロコンピュータは６４にバイトの空間を有
し、ＲＯＭマクロは０ＯＯＯＨ番地からＩＦＦＦＨ番地
まで、ＲＯＭマクロはＦＥｏｏＨからＦＦＦＦＨ番地に
マツピングしである。
Ｍマクロ３及びＲＡＭマクロ４で構成され、それぞれア
ドレスバス５、データバス６で相互に接続しである。Ｒ
ＯＭマクロ３は８にバイト、ＲＡＭマクロ４は５１２バ
イトの容量をそれぞれ有している。・第２図は本発明の
マイクロコンピュータのメモリマツプを示したものであ
る。本マイクロコンピュータは６４にバイトの空間を有
し、ＲＯＭマクロは０ＯＯＯＨ番地からＩＦＦＦＨ番地
まで、ＲＯＭマクロはＦＥｏｏＨからＦＦＦＦＨ番地に
マツピングしである。
第３図は第１図におけるマイクロコンピュータ１内のＲ
ＯＭマクロ３の詳細なブロック図である。
ＯＭマクロ３の詳細なブロック図である。
ＲＯＭマクロ３はアドレス入力線ＡＯ−Ａ１５及びデー
タ出力線００−０７を有し、アドレス入力線ＡＯ−Ａ１
２から入力されたデータをＸデコーダ８、Ｘデコーダ７
でデコードしてＲＯＭセルマトリクス１１内の所定のセ
ルを選択し、Ｙセレクタ１０、出力バッファ９を介して
データ出力線０Ｏ−０７にアドレス人力に対応したデー
タを出力するものである。なお本実施例ではＲＯＭマク
ロ３に対するＣＰＵコアマクロ２からのリード信号及び
ＲＯＭマク口内３のリード信号の図示、説明は省略しで
ある。
タ出力線００−０７を有し、アドレス入力線ＡＯ−Ａ１
２から入力されたデータをＸデコーダ８、Ｘデコーダ７
でデコードしてＲＯＭセルマトリクス１１内の所定のセ
ルを選択し、Ｙセレクタ１０、出力バッファ９を介して
データ出力線０Ｏ−０７にアドレス人力に対応したデー
タを出力するものである。なお本実施例ではＲＯＭマク
ロ３に対するＣＰＵコアマクロ２からのリード信号及び
ＲＯＭマク口内３のリード信号の図示、説明は省略しで
ある。
マツピングアドレス判定回路１２は、本ＲＯＭマクロの
マツピングアドレスを判定及び指定する回路である。マ
ツピングアドレス判定回路１２内の４個のＡＮＤゲート
は、本ＲＯＭマクロの８にバイト内のどこにマツピング
されるかを判定するゲートで、Ａ１３からＡ１５へのア
ドレス入力値により判定する。マツピングアドレス指定
入力２１．２２，２３．２４は前記４個のＡＮＤゲート
の内の１つを有効にするものであり、本人力信号により
第４図の様にＲＯＭマクロ３のマツピングアドレスを指
定できる。そしてＡ１３からＡ１５のアドレス入力が指
定されたアドレスになると出力バッファにチップセレク
ト信号１３を出力し、ＡＯからＡ１２のアドレス入力に
対応したデータをＯＯから０７に出力する。なお本実施
例におけるマツピングアドレス判定回路では８にバイト
単位で最大３２にバイトまでの指定が可能であるが、本
回路の構成を代えるととくよって、任意の単位容量で任
意の最大バイト長のＲＯＭマクロが構成できることはい
うまでもない。
マツピングアドレスを判定及び指定する回路である。マ
ツピングアドレス判定回路１２内の４個のＡＮＤゲート
は、本ＲＯＭマクロの８にバイト内のどこにマツピング
されるかを判定するゲートで、Ａ１３からＡ１５へのア
ドレス入力値により判定する。マツピングアドレス指定
入力２１．２２，２３．２４は前記４個のＡＮＤゲート
の内の１つを有効にするものであり、本人力信号により
第４図の様にＲＯＭマクロ３のマツピングアドレスを指
定できる。そしてＡ１３からＡ１５のアドレス入力が指
定されたアドレスになると出力バッファにチップセレク
ト信号１３を出力し、ＡＯからＡ１２のアドレス入力に
対応したデータをＯＯから０７に出力する。なお本実施
例におけるマツピングアドレス判定回路では８にバイト
単位で最大３２にバイトまでの指定が可能であるが、本
回路の構成を代えるととくよって、任意の単位容量で任
意の最大バイト長のＲＯＭマクロが構成できることはい
うまでもない。
次に前記ＲＯＭマクロを使用してマイクロコンピュータ
１内のＲＯＭ容量を３２にバイトに拡張する手段につい
て述べる。第５図はマイクロコンピュータ１のＲＯＭ容
量を３２にパイ）Ｋ拡張するときの３２にパイ）ＲＯＭ
マクロの構成図である。３２にバイトＲＯＭマクロ３０
は第３因に示した８にバイトのＲＯＭマクロ３を４個組
み合わせて接続するだけで容易に実現可能である。すな
わちマイクロコンピュータ１内のアドレスバス５、デー
タバス６を４個のＲＯＭマクロ３１，３２，３３゜３４
のアドレス入力線Ａ Ｏ−Ａ １５、データ出力線００
−０７にそれぞれ接続し、またそれぞれのアドレス指定
端子２１，２２，２３．２４を第４−のように４種類の
異なった値に設定すれば、ＲＯＭマクロ３１が００００
）ＩからＩＦＦＦＨ番地、ＲＯＭマクロ３２が２０００
）１から３ＦＦＦＨ番地、ＲＯＭマクロ３３が４０００
Ｈから５ＦＦＦＨ番地、ＲＯＭマクロ３４が６０００Ｈ
から７ＦＦＦＨ番地に該当するＲＯＭとなる。そして本
３２にバイトＲＯＭマクロを第１図のマイクロコンピュ
ータｌのＲＯＭマクロ３に置換して接続すれば、内蔵Ｒ
ＯＭ容量３２にバイトのマイクロコンビニ−タカ構成で
きる。
１内のＲＯＭ容量を３２にバイトに拡張する手段につい
て述べる。第５図はマイクロコンピュータ１のＲＯＭ容
量を３２にパイ）Ｋ拡張するときの３２にパイ）ＲＯＭ
マクロの構成図である。３２にバイトＲＯＭマクロ３０
は第３因に示した８にバイトのＲＯＭマクロ３を４個組
み合わせて接続するだけで容易に実現可能である。すな
わちマイクロコンピュータ１内のアドレスバス５、デー
タバス６を４個のＲＯＭマクロ３１，３２，３３゜３４
のアドレス入力線Ａ Ｏ−Ａ １５、データ出力線００
−０７にそれぞれ接続し、またそれぞれのアドレス指定
端子２１，２２，２３．２４を第４−のように４種類の
異なった値に設定すれば、ＲＯＭマクロ３１が００００
）ＩからＩＦＦＦＨ番地、ＲＯＭマクロ３２が２０００
）１から３ＦＦＦＨ番地、ＲＯＭマクロ３３が４０００
Ｈから５ＦＦＦＨ番地、ＲＯＭマクロ３４が６０００Ｈ
から７ＦＦＦＨ番地に該当するＲＯＭとなる。そして本
３２にバイトＲＯＭマクロを第１図のマイクロコンピュ
ータｌのＲＯＭマクロ３に置換して接続すれば、内蔵Ｒ
ＯＭ容量３２にバイトのマイクロコンビニ−タカ構成で
きる。
このようＫして本第１の実施例では、所定の容量のＲＯ
Ｍマクロ内にマツピングアドレス判定回路及びマツピン
グアドレス指定入力を設けて当該ＲＯＭマクロを所定の
アドレスにマツピングする手段を付加することＫより、
１種のＲＯＭマクロで容量の異なるメモリマクロが複数
個容易に作成できる。本第１の実施例の場合には８にバ
イト、１６にバイト、２４にバイト、３２にバイトの容
量を有したＲＯＭマクロが容易に構成できる。
Ｍマクロ内にマツピングアドレス判定回路及びマツピン
グアドレス指定入力を設けて当該ＲＯＭマクロを所定の
アドレスにマツピングする手段を付加することＫより、
１種のＲＯＭマクロで容量の異なるメモリマクロが複数
個容易に作成できる。本第１の実施例の場合には８にバ
イト、１６にバイト、２４にバイト、３２にバイトの容
量を有したＲＯＭマクロが容易に構成できる。
次に本発明の第２の実施例について第１図、第６図、第
７図、第８図を用いて説明する。
７図、第８図を用いて説明する。
本第２の実施例では、第１図のマイクロコンピュータｌ
におけるＲＡＭマクロ４のメモリ容量を拡張する手段に
ついて述べる。
におけるＲＡＭマクロ４のメモリ容量を拡張する手段に
ついて述べる。
第６図はｗｃ１図におけるマイクロコンピュータｌのＲ
ＡＭマクロ４の詳細なブロック図である。
ＡＭマクロ４の詳細なブロック図である。
ＲＡＭマクロ４はアドレス入力線ＡＯ−Ａ１５及びデー
タ入出力線ｌ１００−Ｉ２Ｏ３を有し、アドレス人力Ｍ
ＡＯ−Ａ８から入力されたデータをアドレスデコーダ１
４でデコードしてＲＡＭセルアレイ１５内の所定のセル
を選択し、入出力バッファ１６を介してデータ入出力線
Ｉ １０ Ｏ−Ｉ １０７よりアドレス入力に対応した
データを出力または入力するものである。なお本第２の
実施例においてもＲＡＭマクロ４に対するＣＰＵコアマ
クロ２からのリード信号、ライト信号及びＲＡＭマクロ
４内のリード信号、ライト信号の図示、説明は省略しで
ある。
タ入出力線ｌ１００−Ｉ２Ｏ３を有し、アドレス人力Ｍ
ＡＯ−Ａ８から入力されたデータをアドレスデコーダ１
４でデコードしてＲＡＭセルアレイ１５内の所定のセル
を選択し、入出力バッファ１６を介してデータ入出力線
Ｉ １０ Ｏ−Ｉ １０７よりアドレス入力に対応した
データを出力または入力するものである。なお本第２の
実施例においてもＲＡＭマクロ４に対するＣＰＵコアマ
クロ２からのリード信号、ライト信号及びＲＡＭマクロ
４内のリード信号、ライト信号の図示、説明は省略しで
ある。
マツピングアドレス判定回路１２Ａは、本ＲＡＭマクロ
のマツピングアドレスを判定及び指定する回路である。
のマツピングアドレスを判定及び指定する回路である。
マツピングアドレス判定回路１２Ａ内の５個のＡＮＤゲ
ートは、本ＲＡＭマクロの５１２バイトを６４にバイト
内のどこにマツピングされるかを判定及び指定するゲー
トで、Ａ９からＡ１５へのアドレス入力値により判定す
る。マツピングアドレス指定入力２５ 、２６ 、２７
、２８は５１２バイトのＲＡ Ｍを６４にバイトのど
こにマツピングするかを指定するもので、本回路構成に
よれば第７図の様にＲＡ Ｍマクロ４のマツピングアド
レスを指定できる。そしてＡ９からＡ１５のアドレス入
力が指犀されたアドレスになると人出カバッファにチッ
プセレクト信号１８を出力し、ＡＯから八８のアドレス
入力に対応したデータをＩ １００から工１０７を介し
て入出力する。なお本第２の実施例におけるマツピング
アドレス判定回路では５１２バイト単位で最大２にバイ
ト−までの指定が可能であるが、本回路の構成を代える
ことによって、任意の単位容量で任意の最大バイト長の
ＲＡＭマクロが構成できることはいうまでもない。
ートは、本ＲＡＭマクロの５１２バイトを６４にバイト
内のどこにマツピングされるかを判定及び指定するゲー
トで、Ａ９からＡ１５へのアドレス入力値により判定す
る。マツピングアドレス指定入力２５ 、２６ 、２７
、２８は５１２バイトのＲＡ Ｍを６４にバイトのど
こにマツピングするかを指定するもので、本回路構成に
よれば第７図の様にＲＡ Ｍマクロ４のマツピングアド
レスを指定できる。そしてＡ９からＡ１５のアドレス入
力が指犀されたアドレスになると人出カバッファにチッ
プセレクト信号１８を出力し、ＡＯから八８のアドレス
入力に対応したデータをＩ １００から工１０７を介し
て入出力する。なお本第２の実施例におけるマツピング
アドレス判定回路では５１２バイト単位で最大２にバイ
ト−までの指定が可能であるが、本回路の構成を代える
ことによって、任意の単位容量で任意の最大バイト長の
ＲＡＭマクロが構成できることはいうまでもない。
次に前記ＲＡＭマクロ４を使用してマイクロコンピュー
タｌ内のＲＡＭ容紗を２にバイトに拡張する手段につい
て述べる。第８図はマイクロコンビ島−夕１のＲＡＭ容
量を２にバイトに拡張するときの２にバイトＲＡ Ｍマ
クロの構成内である。
タｌ内のＲＡＭ容紗を２にバイトに拡張する手段につい
て述べる。第８図はマイクロコンビ島−夕１のＲＡＭ容
量を２にバイトに拡張するときの２にバイトＲＡ Ｍマ
クロの構成内である。
２にパイ）ＲＯＭマクロ４０は第６図に示した５１２バ
イトのＲＡ Ｍマクロ４を４個組み合わせて接続するだ
けで容易に実現可能である。すなわちマイクロコンピュ
ータ１内のアドレス５、データバス６を４個のＲＡＭマ
クロ４１．４２．４３．４４のアドレス入力１ｌｊｉｌ
Ａｏ−Ａ１５、データ入出力１１００−Ｉ２Ｏ３にそれ
ぞれ接続し、またそれぞれのアドレス指定端子２５，２
６．２７．２８を第７１閾の表のように４種類の異なっ
た値に設定すれば、ＲＡＭマクロ４１がＦＥＯＯＨから
ＦＦＦＦＨ番地、ＲＡＭマクロ４２がＦＣＯＯＨからＦ
ＤＦＦＨ番地、ＲＡＭマクロ４３がＦＡＯＯＨからＦＢ
ＦＦＨ番地、ＲＡＭマクロ４４がＦ８００ＨからＦ９Ｆ
ＦＨ番地に該当するＲＡＭとなる。そして本２にバイト
ＲＡＭマクロを第１図のマイクロコンピュータ１のＲＡ
Ｍマクロを置換して接続すれば、内蔵ＲＡＭ容ｔ２にバ
イトのマイクロコンピュータが構成できる。
イトのＲＡ Ｍマクロ４を４個組み合わせて接続するだ
けで容易に実現可能である。すなわちマイクロコンピュ
ータ１内のアドレス５、データバス６を４個のＲＡＭマ
クロ４１．４２．４３．４４のアドレス入力１ｌｊｉｌ
Ａｏ−Ａ１５、データ入出力１１００−Ｉ２Ｏ３にそれ
ぞれ接続し、またそれぞれのアドレス指定端子２５，２
６．２７．２８を第７１閾の表のように４種類の異なっ
た値に設定すれば、ＲＡＭマクロ４１がＦＥＯＯＨから
ＦＦＦＦＨ番地、ＲＡＭマクロ４２がＦＣＯＯＨからＦ
ＤＦＦＨ番地、ＲＡＭマクロ４３がＦＡＯＯＨからＦＢ
ＦＦＨ番地、ＲＡＭマクロ４４がＦ８００ＨからＦ９Ｆ
ＦＨ番地に該当するＲＡＭとなる。そして本２にバイト
ＲＡＭマクロを第１図のマイクロコンピュータ１のＲＡ
Ｍマクロを置換して接続すれば、内蔵ＲＡＭ容ｔ２にバ
イトのマイクロコンピュータが構成できる。
このようにして本第２の実施例では、所定の容量のＲＡ
Ｍマクロ内にマツピングアドレス判定回路及びマツピン
グアドレス指定入力を設けて当該ＲＡＭマクロを所定の
アドレスにマツピングする手段を付加することにより、
１種のＲＡＭマクロ容量の異なるメモリマクロが複数個
容易に作成できる。本第２の実施例の場合には５１２バ
イト、ＩＫパイ）、１．５にパイ）、２にバイトの容量
を有したＲＯＭマクロが容易に構成できる。
Ｍマクロ内にマツピングアドレス判定回路及びマツピン
グアドレス指定入力を設けて当該ＲＡＭマクロを所定の
アドレスにマツピングする手段を付加することにより、
１種のＲＡＭマクロ容量の異なるメモリマクロが複数個
容易に作成できる。本第２の実施例の場合には５１２バ
イト、ＩＫパイ）、１．５にパイ）、２にバイトの容量
を有したＲＯＭマクロが容易に構成できる。
以上述べたように本発明のマイクロコンピュータにおい
ては、各種メモリマクロにマツピングアドレスの指定及
び判定する手段を付加することＫより、１個のメモリマ
クロのレイアウト情報をマクロ情報として計算機上のラ
イブラリに登録しておけば、前記メモリマクロを複数個
組み合わせること釦よって容量が異なる同一種類のメモ
リマクロを容易に実現できる。よってライブラリの作成
、整備の作業量が大幅に削減できるという効果がある。
ては、各種メモリマクロにマツピングアドレスの指定及
び判定する手段を付加することＫより、１個のメモリマ
クロのレイアウト情報をマクロ情報として計算機上のラ
イブラリに登録しておけば、前記メモリマクロを複数個
組み合わせること釦よって容量が異なる同一種類のメモ
リマクロを容易に実現できる。よってライブラリの作成
、整備の作業量が大幅に削減できるという効果がある。
さらにＲＡＭマクロにおいてはマツピングアドレスが容
易に変更できることにより、アーキテクチャ特にメそり
マツプの異なるＣＰＵコアマクロ釦対しても共通に使用
できるマクロとなるため、よりメモリマクロの汎用性が
高くなるという効果もある。
易に変更できることにより、アーキテクチャ特にメそり
マツプの異なるＣＰＵコアマクロ釦対しても共通に使用
できるマクロとなるため、よりメモリマクロの汎用性が
高くなるという効果もある。
第１図は本発明のマイクロコンピュータのブロック図、
第２図は本発明のマイクロコンピュータのメモリ容量拡
張前のメモリマツプ図、第３図は本発明のＲＯＭマクロ
の詳細なブロック図、第４図は本発明のＲＯＭマクロの
マツピングアドレス指定を示す図、第５図は本発明の３
２にバイトＲＯＭマクロのブロック図、第６図は本発明
のＲＡＭマクロの詳細なブロック図、第７図は本発明の
ＲＡＭマクロのマツピングアドレス指定を示す図、第８
図は本発明の２にパイ）ＲＡ八八ツマクロブロック図で
ある。 １・・・・・・マイクロコンピュータ、２・・・・・Ｃ
ＰＵコアマクロ、３．３１，３２，３３．３４・・・・
・・ＲＯＭマクロ１．ｉ 、４１，４２，４３．４４・
・・・・・ＲＯＭマクロ、５・・・・・・アドレスバス
、６・・・・・・データバス、７・・・・・・Ｘデコー
ダ、８・・・・・・Ｘデコーダ、９・・・・・出力バッ
ファ、１０・・・・・・Ｙセレクタ、１１・・・・・・
ＲＯｈ１セルマトリクス、１２・・・・・・マツピング
アドレス判定回路、１３．１８・・・・・・チップセレ
クト信号線、１４・・・・・・アドレスデコーダ、１５
・・・・・・ＲＡＭセルアレイ、１６・・・・・・入出
力バッファ、１７・・・・・・入出力制御回路、２１，
２２．２３．２４，２５，２６，２７．２８・・・・・
・マツピングアドレス指定入力、３０・・・・・・３２
にバイトＲＯＭマクロ、４０・・・・・・２にバイトＲ
ＯＭマクロＯ 代理人弁理：Ｌ；７号）京 晋 第１ 図 ｉ−’ｚ４＜イご辻
第２図は本発明のマイクロコンピュータのメモリ容量拡
張前のメモリマツプ図、第３図は本発明のＲＯＭマクロ
の詳細なブロック図、第４図は本発明のＲＯＭマクロの
マツピングアドレス指定を示す図、第５図は本発明の３
２にバイトＲＯＭマクロのブロック図、第６図は本発明
のＲＡＭマクロの詳細なブロック図、第７図は本発明の
ＲＡＭマクロのマツピングアドレス指定を示す図、第８
図は本発明の２にパイ）ＲＡ八八ツマクロブロック図で
ある。 １・・・・・・マイクロコンピュータ、２・・・・・Ｃ
ＰＵコアマクロ、３．３１，３２，３３．３４・・・・
・・ＲＯＭマクロ１．ｉ 、４１，４２，４３．４４・
・・・・・ＲＯＭマクロ、５・・・・・・アドレスバス
、６・・・・・・データバス、７・・・・・・Ｘデコー
ダ、８・・・・・・Ｘデコーダ、９・・・・・出力バッ
ファ、１０・・・・・・Ｙセレクタ、１１・・・・・・
ＲＯｈ１セルマトリクス、１２・・・・・・マツピング
アドレス判定回路、１３．１８・・・・・・チップセレ
クト信号線、１４・・・・・・アドレスデコーダ、１５
・・・・・・ＲＡＭセルアレイ、１６・・・・・・入出
力バッファ、１７・・・・・・入出力制御回路、２１，
２２．２３．２４，２５，２６，２７．２８・・・・・
・マツピングアドレス指定入力、３０・・・・・・３２
にバイトＲＯＭマクロ、４０・・・・・・２にバイトＲ
ＯＭマクロＯ 代理人弁理：Ｌ；７号）京 晋 第１ 図 ｉ−’ｚ４＜イご辻
Claims (1)
- 【特許請求の範囲】 中央処理装置を有するＣＰＵブロック群や記憶手段を有
するメモリブロック群のうち、任意のＣＰＵブロック及
びメモリブロックを組み合わせて単一半導体基板上に集
積するマイクロコンピュータにおいて、 前記メモリブロックが所定単位容量で、かつ当該メモリ
ブロックのメモリ番地を任意の番地に設定する手段を具
備し、 前記メモリブロックを複数個おのおの異なるメモリ番地
に設定して接続することにより、前記メモリブロックと
同一機能で容量を拡張したメモリブロックを構成するこ
とを特徴としたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119306A JPH02297672A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119306A JPH02297672A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297672A true JPH02297672A (ja) | 1990-12-10 |
Family
ID=14758161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119306A Pending JPH02297672A (ja) | 1989-05-11 | 1989-05-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02297672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8661388B2 (en) | 2006-01-03 | 2014-02-25 | Mediatek Inc. | Method of packing-based macro placement and semiconductor chip using the same |
-
1989
- 1989-05-11 JP JP1119306A patent/JPH02297672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8661388B2 (en) | 2006-01-03 | 2014-02-25 | Mediatek Inc. | Method of packing-based macro placement and semiconductor chip using the same |
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