JPH02141976A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH02141976A JPH02141976A JP63294125A JP29412588A JPH02141976A JP H02141976 A JPH02141976 A JP H02141976A JP 63294125 A JP63294125 A JP 63294125A JP 29412588 A JP29412588 A JP 29412588A JP H02141976 A JPH02141976 A JP H02141976A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- pll
- signal
- control signal
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＰＬＬ回路に関し、更に詳しくは、光ディス
クや磁気ディスクから読み出した信号からクロックを再
生するＰＬＬ回路の特性改善に関する。
クや磁気ディスクから読み出した信号からクロックを再
生するＰＬＬ回路の特性改善に関する。
〈従来の技術〉
光ディスクは、１トラツクがセクタと呼ばれる複数の単
位に分けられており、それぞれのセクタの先頭部分には
、プリフォーマット部と呼ばれるトラック番号やセクタ
番号を含む第４図に示すようなアドレス部が設けられて
いる。
位に分けられており、それぞれのセクタの先頭部分には
、プリフォーマット部と呼ばれるトラック番号やセクタ
番号を含む第４図に示すようなアドレス部が設けられて
いる。
ＰＬＬ回路は、このようなプリフォーマット部における
ＶＦＯと呼ばれる同一パターンの繰り返し領域で動作を
始め、ＶＦＯが終わらない間にロックするように設計さ
れる。
ＶＦＯと呼ばれる同一パターンの繰り返し領域で動作を
始め、ＶＦＯが終わらない間にロックするように設計さ
れる。
第５図は従来のこのようなＰＬＬ回路の一例を示すブロ
ック図である。図において、１は位相比較器であり、一
方の入力端子ａには、制御信号ＲＤＧＡＴＥにより切換
駆動される切換スイッチ２を介して、入力データパルス
または基準クロック発生器３から出力される基準クロッ
クが入力されている。該位相比較器１の出力信号はロー
パスフィルタ４を介して電圧制御発振器５に入力されて
いる。
ック図である。図において、１は位相比較器であり、一
方の入力端子ａには、制御信号ＲＤＧＡＴＥにより切換
駆動される切換スイッチ２を介して、入力データパルス
または基準クロック発生器３から出力される基準クロッ
クが入力されている。該位相比較器１の出力信号はロー
パスフィルタ４を介して電圧制御発振器５に入力されて
いる。
該電圧制御発振器５の出力信号は位）目比較器１の他方
の入力端子すおよびロック検出器６に入力されるととも
に、再生クロックとして外部に出力されている。これら
位相比較器１．ローパスフィルタ４および電圧制御発振
器５はＰＬＬを構成している。ロック検出器６には切換
スイッチ２を切換駆動する制御信号ＲＤＧＡＴ［Ｅおよ
び切換スイッチ２の出力信号も入力されている。
の入力端子すおよびロック検出器６に入力されるととも
に、再生クロックとして外部に出力されている。これら
位相比較器１．ローパスフィルタ４および電圧制御発振
器５はＰＬＬを構成している。ロック検出器６には切換
スイッチ２を切換駆動する制御信号ＲＤＧＡＴ［Ｅおよ
び切換スイッチ２の出力信号も入力されている。
第６図は第５図のＰＬＬ回路の動作を示すタイミングチ
ャートである。（ロ）に示す制御信号ＲＤＧＡＴＥは（
イ）に示す光ディスクの出力信号のプリフォーマット領
域およびデータ領域を読み出す時だけアクティブ（Ａｃ
ｔｌｖｅ）になり、その他のギャップ領域ではノンアク
ティブ（ＮＯｒｌ−ＡｅｔｌＶＯ）になる。該制御信号
ＲＤＧＡＴＥがアクティブになることにより位相比較器
１の入力端子ａには切換スイッチ２を介して入力データ
パルスが入力され、ＰＬＬは引き込み動作を開始する。
ャートである。（ロ）に示す制御信号ＲＤＧＡＴＥは（
イ）に示す光ディスクの出力信号のプリフォーマット領
域およびデータ領域を読み出す時だけアクティブ（Ａｃ
ｔｌｖｅ）になり、その他のギャップ領域ではノンアク
ティブ（ＮＯｒｌ−ＡｅｔｌＶＯ）になる。該制御信号
ＲＤＧＡＴＥがアクティブになることにより位相比較器
１の入力端子ａには切換スイッチ２を介して入力データ
パルスが入力され、ＰＬＬは引き込み動作を開始する。
制御信号ＲＤＧＡＴＥがノンアクティブになることによ
り位相比較器１の入力端子ａには切換スイッチ２を介し
て基準クロック発生器３から出力される基準クロックが
入力され、ＰＬＬが不安定になるのを防止する。（ハ）
はロック検出信号であり、該ロック検出信号は再生クロ
ックで入力データパターンを読み、一定の繰り返しパタ
ーンが連続して検出されたとき出力される。なお、基準
クロックは制御信号ＲＤＧＡＴＥがアクティブのときの
みＶＦＯパターンと同じ周波数になる。
り位相比較器１の入力端子ａには切換スイッチ２を介し
て基準クロック発生器３から出力される基準クロックが
入力され、ＰＬＬが不安定になるのを防止する。（ハ）
はロック検出信号であり、該ロック検出信号は再生クロ
ックで入力データパターンを読み、一定の繰り返しパタ
ーンが連続して検出されたとき出力される。なお、基準
クロックは制御信号ＲＤＧＡＴＥがアクティブのときの
みＶＦＯパターンと同じ周波数になる。
このように、制御信号ＲＤＧＡＴＩＥがアクティブにな
ってＰＬＬが入力信号にロックするための動作を開始し
たときは、当然のことながら、ロックすべき信号が入力
されていなければならない。
ってＰＬＬが入力信号にロックするための動作を開始し
たときは、当然のことながら、ロックすべき信号が入力
されていなければならない。
〈発明が解決しようとする課題〉
しかし、データの読み出しは常にデータが書き込まれた
セクタについてのみ実行されるものとは限らず、データ
が書き込まれていないセクタを読み出そうとする場合も
ある。
セクタについてのみ実行されるものとは限らず、データ
が書き込まれていないセクタを読み出そうとする場合も
ある。
ところが、データが書き込まれていない場合にはＰＬＬ
はロックすべき信号がないことから、どちらかに飽和し
てしまう。
はロックすべき信号がないことから、どちらかに飽和し
てしまう。
このように飽和した状態から次のセクタのプリフォーマ
ット部を読み出そうとすると、ＰＬＬが飽和状態から復
帰するのに時間がかかるのでロックすべき領域内でロッ
クできずに誤動作してしまうことがある。
ット部を読み出そうとすると、ＰＬＬが飽和状態から復
帰するのに時間がかかるのでロックすべき領域内でロッ
クできずに誤動作してしまうことがある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的は、データが書き込まれていない領域での読み出
し動作によるＰＬＬの飽和を解消し、クロック再生の安
定化が図れるＰＬＬ回路を提供することにある。
の目的は、データが書き込まれていない領域での読み出
し動作によるＰＬＬの飽和を解消し、クロック再生の安
定化が図れるＰＬＬ回路を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、一方の入力端子に切換ス
イッチを介して入力データパルスまたは基準クロックが
入力される位相比較器、該位相比較器の出力信号が入力
されるローパスフィルタおよび該ローパスフィルタの出
力信号を制御信号としてその発振出力を前記位相比較器
の他方の入力端子に入力する電圧制御発振器とで構成さ
れるＰＬＬと、前記位相比較器の入力信号および切換ス
イッチの制御信号に基づいて該ＰＬＬのロック状態を検
出するロック検出器と、該ロック検出器の検出信号およ
び前記切換スイッチの制御信号に基づいて前記ＰＬＬの
ロック動作を監視するロック監視回路を設け、所定時間
内にロックしない場合には前記ＰＬＬの追従動作を停止
させることを特徴とするものである。
イッチを介して入力データパルスまたは基準クロックが
入力される位相比較器、該位相比較器の出力信号が入力
されるローパスフィルタおよび該ローパスフィルタの出
力信号を制御信号としてその発振出力を前記位相比較器
の他方の入力端子に入力する電圧制御発振器とで構成さ
れるＰＬＬと、前記位相比較器の入力信号および切換ス
イッチの制御信号に基づいて該ＰＬＬのロック状態を検
出するロック検出器と、該ロック検出器の検出信号およ
び前記切換スイッチの制御信号に基づいて前記ＰＬＬの
ロック動作を監視するロック監視回路を設け、所定時間
内にロックしない場合には前記ＰＬＬの追従動作を停止
させることを特徴とするものである。
く作用〉
本発明のＰＬＬ回路におけるロック監視回路は、ＰＬＬ
が所定時間内にロックしない場合にはＰＬＬの追従動作
を停止させる。これにより、ＰＬＬの飽和を防止できる
。
が所定時間内にロックしない場合にはＰＬＬの追従動作
を停止させる。これにより、ＰＬＬの飽和を防止できる
。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示すブロック図であり、第
５図と共通する部分には同一符号を付してその再説明は
省略する。第１図が第５図と異なる点は、切換スイッチ
２を駆動する制御信号ＲＤＧＡＴＥの経路にロック監視
回路７を設けていることである。該ロック監視回路７に
はロック検出器６の出力信号および制御信号ＲＤＧＡＴ
Ｅが入力され、その出力信号ＲＤＧＡＴＥ ’は切換ス
イッチ２およびロック検出器６に入力されている。
５図と共通する部分には同一符号を付してその再説明は
省略する。第１図が第５図と異なる点は、切換スイッチ
２を駆動する制御信号ＲＤＧＡＴＥの経路にロック監視
回路７を設けていることである。該ロック監視回路７に
はロック検出器６の出力信号および制御信号ＲＤＧＡＴ
Ｅが入力され、その出力信号ＲＤＧＡＴＥ ’は切換ス
イッチ２およびロック検出器６に入力されている。
第２図はロック監視回路７の具体例を示すブロック図で
ある。図において、８はモノマルチバイブレータであり
、前述の制御信号ＲＤＧＡＴＥがインバータ１１を介し
て入力されている。９はノアゲートであり、一方の入力
端子にはモノマルチバイブレータ８の出力信号が入力さ
れ、他方の入力端子にはロック検出信号が入力されてい
る。１０はアンドゲートであり、一方の入力端子にはノ
アゲート９の出力信号が入力され、他方の入力端子には
制御信号ＲＤＧＡＴＥが入力されている。
ある。図において、８はモノマルチバイブレータであり
、前述の制御信号ＲＤＧＡＴＥがインバータ１１を介し
て入力されている。９はノアゲートであり、一方の入力
端子にはモノマルチバイブレータ８の出力信号が入力さ
れ、他方の入力端子にはロック検出信号が入力されてい
る。１０はアンドゲートであり、一方の入力端子にはノ
アゲート９の出力信号が入力され、他方の入力端子には
制御信号ＲＤＧＡＴＥが入力されている。
第３図は第２図の動作を示すタイミングチャートである
。モノマルチバイブレーク８は（イ）に示す制御信号Ｒ
ＤＧＡＴＥがアクティブになることによリトリガされ、
（ロ）に示すように時間幅ｔ。のパルスを出力する。こ
のパルスが出力されている間にＰＬＬがロックすると（
ハ）に示すロック検出信号がＨ（ハイ）レベルになって
ノアゲート９の出力信号はＬ（ロー）レベルになり、ア
ンドゲート１０は開いたままになる。従って、アンドゲ
ート１０から（ニ）に示すように制御信号ＲＤＧＡＴＥ
がそのままＲＤＧＡＴＥ−信号として出力されることに
なり、通常の読み出し動作が行われる。
。モノマルチバイブレーク８は（イ）に示す制御信号Ｒ
ＤＧＡＴＥがアクティブになることによリトリガされ、
（ロ）に示すように時間幅ｔ。のパルスを出力する。こ
のパルスが出力されている間にＰＬＬがロックすると（
ハ）に示すロック検出信号がＨ（ハイ）レベルになって
ノアゲート９の出力信号はＬ（ロー）レベルになり、ア
ンドゲート１０は開いたままになる。従って、アンドゲ
ート１０から（ニ）に示すように制御信号ＲＤＧＡＴＥ
がそのままＲＤＧＡＴＥ−信号として出力されることに
なり、通常の読み出し動作が行われる。
これに対し、モノマルチバイブレータ８からパルスが出
力されている間にＰＬＬがロックしないと、（ハ）に示
すロック検出信号がＬレベルに保たれることからノアゲ
ート９の出力信号はＨレベルになり、アンドゲート１０
は閉じられ、パルスのｔ。期間が終了すると同時にＲＤ
ＧＡＴＥ−信号は反転する。この信号はその後インバー
タ１２を通り、ロック監視回路７の出力信号ＲＤＧＡＴ
Ｅ−として、切換スイッチ２およびロック検出器６に入
力される。
力されている間にＰＬＬがロックしないと、（ハ）に示
すロック検出信号がＬレベルに保たれることからノアゲ
ート９の出力信号はＨレベルになり、アンドゲート１０
は閉じられ、パルスのｔ。期間が終了すると同時にＲＤ
ＧＡＴＥ−信号は反転する。この信号はその後インバー
タ１２を通り、ロック監視回路７の出力信号ＲＤＧＡＴ
Ｅ−として、切換スイッチ２およびロック検出器６に入
力される。
これによって切換スイッチ２を介して位相比較器１に入
力される信号は基準クロックに切り換わり、ＰＬＬの飽
和は防止されることになる。
力される信号は基準クロックに切り換わり、ＰＬＬの飽
和は防止されることになる。
このように構成することにより、ＰＬＬのロックの有無
を監視してＰＬＬ動作の切換を行うことができ、読み出
し信号がないデータが書き込まれていない領域でロック
しようとしてＰＬＬが飽和してしまうことを防止できる
。
を監視してＰＬＬ動作の切換を行うことができ、読み出
し信号がないデータが書き込まれていない領域でロック
しようとしてＰＬＬが飽和してしまうことを防止できる
。
また、既にデータが書き込まれている領域でも、データ
書き込み不足やディスク上の傷、欠陥などでロックでき
ない場合にもＰＬＬの不安定な動作状態を防止でき、次
のセクタへの正常なアクセスが可能になる。
書き込み不足やディスク上の傷、欠陥などでロックでき
ない場合にもＰＬＬの不安定な動作状態を防止でき、次
のセクタへの正常なアクセスが可能になる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、光ディス
クや磁気ディスクなどのデータが書き込まれていない領
域での読み出し動作によるＰＬＬの飽和を解消し、クロ
ック再生の安定化が図れるＰＬＬ回路を提供することが
できる。
クや磁気ディスクなどのデータが書き込まれていない領
域での読み出し動作によるＰＬＬの飽和を解消し、クロ
ック再生の安定化が図れるＰＬＬ回路を提供することが
できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のロック監視回路の具体例を示すブロック図、第３図
は第２図の動作を説明するタイミングチャート、第４図
は光ディスクのフォーマット例図、第５図は従来の回路
の一例を示すブロック図、第６図は第５図の動作を説明
するタイミングチャートである。 １・・・位相比較器 ２・・・切換スイッチ３
・・・基準クロック発生器 ４・・・ローパスフィルタ ５・・・電圧制御発振器
６・・・ロック検出器 ７・・・ロック監視回路
８・・・モノマルチバイブレーク
図のロック監視回路の具体例を示すブロック図、第３図
は第２図の動作を説明するタイミングチャート、第４図
は光ディスクのフォーマット例図、第５図は従来の回路
の一例を示すブロック図、第６図は第５図の動作を説明
するタイミングチャートである。 １・・・位相比較器 ２・・・切換スイッチ３
・・・基準クロック発生器 ４・・・ローパスフィルタ ５・・・電圧制御発振器
６・・・ロック検出器 ７・・・ロック監視回路
８・・・モノマルチバイブレーク
Claims (1)
- 【特許請求の範囲】 一方の入力端子に切換スイッチを介して入力データパル
スまたは基準クロックが入力される位相比較器と、該位
相比較器の出力信号が入力されるローパスフィルタと、
該ローパスフィルタの出力信号を制御信号としてその発
振出力を前記位相比較器の他方の入力端子に入力する電
圧制御発振器とで構成されるＰＬＬと、 前記位相比較器の入力信号および切換スイッチの制御信
号に基づいて該ＰＬＬのロック状態を検出するロック検
出器と、 該ロック検出器の検出信号および前記切換スイッチの制
御信号に基づいて前記ＰＬＬのロック動作を監視するロ
ック監視回路を設け、 所定時間内にロックしない場合には前記ＰＬＬの追従動
作を停止させることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294125A JPH02141976A (ja) | 1988-11-21 | 1988-11-21 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294125A JPH02141976A (ja) | 1988-11-21 | 1988-11-21 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141976A true JPH02141976A (ja) | 1990-05-31 |
Family
ID=17803618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294125A Pending JPH02141976A (ja) | 1988-11-21 | 1988-11-21 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221801A (ja) * | 1996-07-24 | 2006-08-24 | Lg Electronics Inc | 光ディスクへの記録方法及びその装置 |
-
1988
- 1988-11-21 JP JP63294125A patent/JPH02141976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221801A (ja) * | 1996-07-24 | 2006-08-24 | Lg Electronics Inc | 光ディスクへの記録方法及びその装置 |
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