JPH02141971A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、クロック再生回路に関し、更に詳しくは、光
ディスクや磁気ディスクなどの記録媒体から読み出した
信号からクロックを再生するクロック再生回路の特性改
善に関する。

〈従来の技術〉 第４図は従来のクロック再生回路の一例を示すブロック
図である。図において、１はＰＬＬであり、光ディスク
や磁気ディスクなどの記録媒体から読み出される入力デ
ータパルス（以下読み出し信号という）に周波数および
位相が一致するように追従したクロックを再生出力する
。２はロック検出回路であり、読み出し制御信号ＲＤＧ
ＡＴＥ、　　ＰＬＬ１に入力される読み出し信号および
ＰＬＬＩから出力される再生クロックに基づいてＰＬＬ
Ｉのロック状態を検出する。３はセレクタであり、ロッ
ク検出回路２の出力信号に従ってＰＬＬＩの再生クロッ
クと基準クロック発生器４から人力される基準クロック
とをシステムクロックとして選択的に出力する。

第５図は第４図の従来回路の動作を説明するタイミング
チャートである。（イ）は光ディスクの出力信号であり
、１トラツクがギャップ（ＧＡＰ）部によりセクタと呼
ばれる複数の単位に分けられていて、それぞれのセクタ
の先頭部分にはトラック番号やセクタ番号を含むプリフ
ォーマット部が設けられ、その後にはギャップ部を挾ん
でデータ部が設けられている。（ロ）に示すＲＤＧＡＴ
Ｅ信号は（イ）に示す光ディスクの出力信号のプリフォ
ーマット部およびデータ部を読み出す時だけアクティブ
（Ａｃｔｉｖｅ）になり、その他のギャップ部ではノン
アクティブ（Ｎｏｎ−Ａｃｔ　１ｙｅ）になる。（ハ）
はロック検出信号であり、該ロック検出信号は再生クロ
ックで入力データパターンを読み、一定の繰り返しパタ
ーンが連続して検出されたときにロックされたものと判
断して出力される。なお、このようなロック検出動作は
、ＲＤＧＡＴＥ信号がアクティブのときのみ行われる。

（ニ）はセレクタ３から出力されるシステムクロックで
ある。該システムクロックは、システム全体のタイミン
グを決める重要なものであり、例えばデータの変復調回
路などを動作させる。■に示す読み出し時には通常再生
クロックが出力され、■に示すその他の書き込み時など
では基準クロックが出力される。このようなりロックの
切換のためにロック検出信号が用いられる。

〈発明が解決しようとする課題〉 しかし、このような構成によれば、データを読み出すた
めにＲＤＧＡＴＥ信号をアクティブにした場合、ノイズ
などが２値化されたデータに誤ってロックしてしまうこ
とがある。

このような状態でＰＬＬから再生出力されるクロックは
、入力データパルスに追従したものではなく、システム
クロックとして用いるとすべてのタイミングが狂ってし
まって正常な次のセクタさえも読み出せなくなってしま
う。

本発明はこのような点に着目してなされたものであり、
その目的は、ＰＬＬが異常状態でロックした場合に発生
するタイミングの狂いを最小限に止どめることができる
クロック再生回路を提供することにある。

く課題を解決するための手段〉 上記課題を解決する本発明は、記録媒体からの読み出し
信号に追従したクロックを再生出力するＰＬＬと、読み
出し制御信号、読み出し信号および再生クロックに基づ
いて前記ＰＬＬのロック状態を検出するロック検出回路
と、該ロック検出回路の出力信号、読み出し制御信号お
よび読み出し動作に同期した信号に基づいて前記ＰＬＬ
のロック動作を監視するロック監視回路と、該ロック監
視回路の出力信号と前記ロック検出回路の出力信号に従
って前記ＰＬＬの再生クロックと基準クロックとを選択
的に出力するセレクタを設け、前記ＰＬＬのロック動作
が異常の場合にはセレクタから基準クロックを出力させ
ることを特徴とするものである。

く作用〉 本発明のクロック再生回路は、ＰＬＬが異常状態でロッ
クした場合には直ちにセレクタを切り換えて、セレクタ
から基準クロックが出力されるようにする。これにより
、システムクロックの狂いを最小限に抑えることができ
る。

〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示すブロック図であり、第
４図と共通する部分には同一符号を付してその再説明は
省略する。図において、５はロック監視回路であり、ロ
ック検出回路２の出力信号。

読み出し制御信号ＲＤＧＡＴＥおよび読み出し動作に同
期した信号（例えば５ＹＮＣ）に基づいてＰＬＬＩのロ
ック動作を監視する。６はアンドゲートであり、一方の
入力端子にはロック検出回路２の出力信号が人力され、
他方の入力端子にはロック監視回路５の出力信号が人力
され、出力端子はセレクタ３の制御信号の入力端子に接
続されている。

第２図はロック監視回路５の具体例を示すブロック図で
ある。図において、７はＤ形フリップフロップであり、
データ端子りにはロック検出回路２の出力信号が入力さ
れ、クロック端子には５ＹＮＣ信号が入力され、クリア
端子にはインバータ８を介して制御信号ＲＤＧＡＴＥが
人力されている。９はモノマルチバイブレークであり、
ＲＤＧＡＴ［Ｅ信号が人力されている。１０はノアゲー
トであり、第１の入力端子にはＤ形フリップフロップ７
の出力信号Ｑが入力され、第２の入力端子にはモノマル
チバイブレーク９の出力信号が入力され、第３の入力端
子にはプリフォーマットエリア信号が入力されている。

１１はアンドゲートであり、一方の入力端子にはＲＤＧ
ＡＴＥ信号が入力され、他方の入力端子にはノアゲート
１０の出力信号が人力されている。

ここで、５ＹＮＣ信号はデータ部の先頭に書かれる信号
であり、データ読み出しの同期をとるために用いられる
。該５ＹＮＣ信号が正しく検出されるか否かにより、Ｐ
ＬＬ１のロックが正常か異常かを判断する。すなわち、
仮にロック検出信号が出力されていても５ＹＮＣ信号が
検出できない場合にはＰＬＬ１は誤ってロックしたもの
と判断し、システムクロックを基準クロック発生器４か
ら出力される基準クロックに切り換える。

第３図はこれら第１図および第２図の動作を示すタイミ
ングチャートである。（イ）は光ディスクの出力信号で
あり、２つのセクタを示しているが、１番目のセクタで
は（ニ）に示す５ＹＮＣ信号が検出される正常状態を示
し、２番目のセクタては５ＹＮＣ信号が検出されない異
常状態を示している。

モノマルチバイブレーク９は（ロ）に示すＲＤＧＡＴＥ
信号がアクティブになることによりトリガされ、（チ）
に示すように一定の時間幅のパルスを出力する。このパ
ルスが出力されている間にＰＬＬＩがロックすると（ハ
）に示すロック検出信号がＨレベルになる。（ト）に示
すプリフォーマットエリア信号は光ディスクの出力信号
としてプリフォーマット部が出力されている間のみＨレ
ベルになる。Ｄ形フリップフロップ７は（ワ）に示すよ
うに５ＹＮＣ信号が入力された場合にはロック検出信号
をラッチするが、５ＹＮＣ信号が入力されなかった場合
にはロック検出信号をラッチしない。このようなロック
検出信号のラッチの有無により５ＹＮＣ信号の有無を判
断する。

モノマルチバイブレータ９から一定の時間幅のパルスが
出力されている間にＰＬＬＩがロックして５ＹＮＣ信号
が検出されることによりオアゲート１０の出力信号はＨ
レベルに保持され、アンドゲート１１の出力信号、すな
わちロック監視回路５の出力信号も（ホ）に示すように
Ｈレベルのままになる。アンドゲート１１の出力信号は
ＲＤＧ　ＡＴＥ信号がアクティブになった後はＲＤＧＡ
ＴＥ信号がノンアクティブになるまでＨレベルに保たれ
るので、アンドゲート６からは（ハ）に示すＨレベルの
ロック検出信号が（へ）に示すセレクタ３の制御信号と
して出力されることになる。

これに対し、モノマルチバイブレーク９から一定の時間
幅のパルスが出力されている間に５ＹＮＣ信号が検出さ
れない場合には直ちにアンドゲート１１イよ閉じられ、
アンドゲート６から出力されるセレクタ３の制御信号は
Ｌレベルになる。

セレクタ３の制御信号がＨレベルになることによりセレ
クタ３からシステムクロックとして再生クロックが出力
され、セレクタ３の制御信号がＬレベルになることによ
りセレクタ３からシステムクロックとして基準クロック
が出力される。

なお、上述実施例では、ＰＬＬＩのロック動作の正常さ
を判断する条件として５ＹＮＣ信号を用いたが、５ＹＮ
Ｃ信号に限るものではなく、ディスクに書き込むデータ
のフォーマットに応じて類似した信号を用いればよい。

また、デジタル信号だけではなく、直接ＲＦ倍信号監視
するようにし、その振幅が所定のレベル以上であれば正
常と判断するような形態であってもよい。

〈発明の効果〉 このように構成することにより、ＰＬＬがロックした場
合、直ちにシステムクロックを切り換えないでロックが
正常か異常かを判断するようにしているので、例えばデ
ータが書き込まれていない部分でノイズにロックしてシ
ステムクロックがでたらめな再生クロックに切り換わっ
てシステムに動作不良が発生することを防止できる。

また、正常にデータの書き込みが行われたセクタであっ
ても書き込みが不十分で５ＹＮＣ信号などが検出できな
い場合には再生クロックの正確さに不安が残るが、この
場合にもロック動作不良として基準クロックに切り換え
ることでシステムクロックの安定性を保つことができる
。

以上詳細に説明したように、本発明によれば、ＰＬＬが
異常状態でロックした場合に発生するタイミングの狂い
を最小限に止どめることができるクロック再生回路を提
供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のロック監視回路の具体例を示すブロック図、第３図
は第２図の動作を説明するタイミングチャート、第４図
は従来の回路の一例を示すブロック図、第５図は第４図
の動作を説明するタイミングチャートである。 １・・・ＰＬＬ　　　　　　　２・・・ロック険出回路
３・・・セレクタ　　　　　４・・・基準クロック発生
器５・・・ロック監視回路　　６゜ ７・・・Ｄ形フリップフロップ ８・・・インバータ ９・・・モノマルチバイブレータ １０・・・オアゲート １１・・・アンドゲート

Claims (1)

1. 【特許請求の範囲】 記録媒体からの読み出し信号に追従したクロックを再生
   出力するＰＬＬと、 読み出し制御信号、読み出し信号および再生クロックに
   基づいて前記ＰＬＬのロック状態を検出するロック検出
   回路と、 該ロック検出回路の出力信号、読み出し制御信号および
   読み出し動作に同期した信号に基づいて前記ＰＬＬのロ
   ック動作を監視するロック監視回路と、 該ロック監視回路の出力信号と前記ロック検出回路の出
   力信号に従って前記ＰＬＬの再生クロックと基準クロッ
   クとを選択的に出力するセレクタを設け、 前記ＰＬＬのロック動作が異常の場合にはセレクタから
   基準クロックを出力させることを特徴とするクロック再
   生回路。