JPH02141992A - 高い速度と改善されたセル・スタビリティーを持つスタティックｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック・ランダムアクセスメモリー（Ｒ
ＡＭ）・セルに関し、特に増加した速度と改良されたス
タビリテイ−を有するスタティックＲＡＭセルに関する
。

［従来技術］ 従来のフォア・トランジスタ（４Ｔ）　ＲＡ　Ｍセルは
、トウー・ｌ・ランジスタ、二つのレジステイブロード
相互連結インバータに二つのアクセス１ヘランジスタ（
ワードライン、トランスファーゲート又はバスゲートト
ランジスタとして知られている）がら成り、１列えばＳ
、Ｍ、Ｓｚｅ、ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ、Ｍｃ
Ｇｒａｍ−ｌｌｉｌｌ、ＮＹ、ｐｐ、４７３−４７８　
（１９８３）”に記載されている。インバータ内の二つ
のトランジスタは、ドライバーあるいはプルダウントラ
ンジスタとして知られている。セル内には二つのノード
がある：ノード１は一つのロード、バスゲートトランジ
スタＴ２のドレイン、一つのドライバートランジスタＴ
１のドレイン及び別のドライバートランジスタ１゛３の
ゲートを接続している。ノード２は別のロード、別のバ
スゲートトランジスタＴ４のドレイン、Ｔ３のドレイン
及びＴ１のゲートを接続する。

このようなセルにおいて、データ保持の信頼性はセルス
タ胃すティーとノイズマージンの直接関数である。この
ノイズマージンは、ひとつのドライバートランジスター
１゛１がいかにうまく低ロジックレベルを保持するかに
よって測定される。この低レベルは、］゛２のオフを確
実にし、そしてセルのフリッピングを防ぐために、別の
ドライバートランジスターＴ３のしきい電圧以下に維持
しなければならない、もし、ノード１がＴ３のしきい値
を越えたなら、そのとき′■゛３は導通し容易にノード
２の高レベルを下げる。

セル・ロジック・ロウレベルにとって最悪のケースは、
ワードラインが遇ばれ、トランスファーゲ−トＴ２がＴ
Ｉに対して急上昇し始めるときである。ノード１で良好
なロジックの低さ、従って、良好なノイズマージン及び
スタビリテイ−がＴ１ｋ関してＴ２を小さくすることに
より達成される。

しかし、セルがセンスアンプに弁別的に現れる速度はビ
ット線（ｂｉｔｉｉｎｅ）キャパシタンスが７２゜Ｔ１
の対を介して放電される割合により、従って、トランス
ファーゲートＴ２（Ｗ／Ｌ）の大きさによって決定され
る。高セル・プル電流（Ｉｒｉｓｈ　ｃｅｌｌｐｕｌｌ
　ｃｕｒｒｅｎｔ）については、Ｔ２はＴ１ｋ対して大
きくあるべきである。高セル・プル電流は速いセル読み
取りアクセス・タイムとなり、それ故、該電流はビット
ラインのスル−イング（ｓｔｅｗｉｎｇ）及びセンスア
ンプに対するディファレンシャルの発達を招く、前記セ
ンスアンプは、差動増幅器であり、その入力はＢＩＴ及
びＢＩＴである。　速度及びスタビリテイ−に対するこ
のようなトランスファーゲートの大きさに関する相反す
る要求は、従来のセルの極限性能を限定する。セルは処
理変化全体にわたる確実な操作及び操作状態に関し。

最小のスタビリテイ−・レベルに一致するように設計さ
れなければならない、−度スタビリテイーが設計される
と、セル・プル電流は固定され、増加不可能となる。

この問題は増加／減少モードＧａＡｓＲＡＭデザインを
悪化させ、それ故、増加Ｆ　Ｅ　Ｔ　Ｌきい電圧は温度
に対する強い依存性を有し、上昇した操ｆヤ温度へ著し
く下がる。これは広い温度範囲にわたってセル・スタビ
リテイ−を維持するために、トランスファーゲートの大
きさを更に減少させる。

この減少した大きさは、セル読み取りアクセスタイムを
遅くする。

このように、在来のアプローチはこの速度対スタビリテ
イ−の二律背反性に取り組む適応性において、徹底的に
制限される。多くのスタティックＲＡＭ製造業者は改善
されたセル速度を得るために、単にプルダウン ｖｅｒ）をトランスファーゲート・レシオに減少さぜた
が、その結果、安定性の不十分なセルと検知及びテスト
の難しい“ウィークビットＣｗｅａｋ　ｂｉｔｓ）”に
より、悩まされる．トランスファーゲートに対するプル
ダウン・サイズの典型的な割合は３乃至５（Ｗ／Ｌに関
して）である。

セルの速度を上げるための唯一の別のものは、スタビリ
テイ−に対する相応のセル比を維持し、次に，増加した
セル・プル電流を得るためにＦＥＴサイズを増加させる
．しかし、これはチップの大きさと電力を増加させ、僅
かに効果があるに過ぎず、ロードキャパシタンスのため
にセルはそのうえセルの大きさと釣合いをとらされなけ
ればならない．この方法によっては、セル速度に実際の
改良は無いであろう。

従って、一つ又はその他の特性に関して妥協することな
く、ＧａＡｓスタティックＲＡＭセルにおける高い速度
及びスタビリテイ−の双方を達成することが望まれる。

［発明の概要］ 本発明に従って、ｌ”　Ｅ　Ｔを基礎とし高い速度とス
タビリテイ−の双方を備えたスタティックＲＡＭセルが
、各ドライバー・トランジスタをトウートランジスタ要
素に置き換えることにより提供される．ここで、要素の
二つのトランジスタは並列で、電源は共通であり、ドレ
インは抵抗体によって分離されており、ゲートは共通で
ある．このような要素はセル・プル電流の必要条件から
スタビリテイ−の必要条件を分離する。

高セル・プル電流は、トランスファーゲートＴ２をプル
ダウン・ドライバーＴ１ｋ関しては大きくすることによ
り達成される．スタビリテイ−についてのノード１ｋお
ける相当なロジック・ゼロ・レベルは，プルダウン・ド
ライバーＴＡＩの大きさを付加抵抗体と交差するノード
３からの過剰電圧を下げるのに十分なほどにすることに
より達成される．付加抵抗体に大きな抵抗値を取ること
により、ＴＡＩは小さなセルサイズに対して無理なくち
いさくでき、そのうえ、極めて良いノイズマージンとス
タビリテイ−を達成する。

抵抗体をドレインに接続したトウートランジスタ要素を
提供する多くの構成がある．概して、抵抗体はドープさ
れたドレイン領域で分離された二つの小さなオーム・ド
レイン接触を形成することにより得られる。変わりに必
要な抵抗値を与えるために、ドープされていないポリシ
リコンが二つの小さなドレイン接触の間にデポジットさ
れても良い、あるいは、セルの大きさの犠牲に一つ又は
それ以上の分離抵抗体が用いられても良い。

［実施（！Ａ］ 図面を参照すると、同様の要素には同様の番号が着けら
れており、第１図にはレックスエレメントＦＥＴスタテ
ィックＲＡＭ（ＳＲＡＭ）セル１゜が示されている。セ
ル１０は二つのアクセス・トランジスタ１４及び１６の
ゲートが接続されたワードライン１２から成り、前記ト
ランジスタは読み収り及び書き込みのためにセル中にア
クセスを提供する。

アルダウンまたはドライバー・トランジスタ１８．２０
から成る相互連結インバータがアクセス即ちトランスフ
ァー・ゲートトランジスタ１４゜１６を介して各々Ｂ　
Ｉ　Ｔライン２２及びｒ３Ｔ〒ライン２４と接続されて
いる。ロード・デバイス２６．２８は高い値の抵抗体（
例えば１０″Ω）、例えばポリシリコン、或いは減損又
はエンハンスメント・モード、或いはｐトランジスタ又
は他の共通ロードデバイスから成っても良い。

トランジスタ１４及び１８が共通ノード３０（“ノード
１″）を分離しており、該ノードには抵抗ロード２６及
びトランジスタ２０のゲートが接続されている。トラン
ジスタ１６及び２０は共通ノード３２（“／−ド２”）
を分離しており、該ノードには抵抗ロード２８及びトラ
ンジスタ１８のゲートが接続されている。

セル１０中の各トランジスタはチャネル領域により接続
されるソース及びドレイン領域からなり、電気的接触が
なされる。ゲートはチャネル領域を覆い、そこから絶縁
される。ＳＲＡＭセルのオペレーションは良く知られて
おり、ここにはこれ以上記載しない。

ＦＥＴトランジスタの平面図、例えばドライバー４ラン
ジスタ１８．２０（’ｒ’ｌ、Ｔ３）が第２図に示され
ている。ゲート接触４ｏによって接触されたＦＥＴチャ
ネル３８によってソース及びドレインオーム接触３４．
３６の各々が分離される。

ＧａＡｓＦＥＴ５について良く知られているように、ゲ
ート酸化物は存在しない。

初めに示したように１、データ保持の信頼性はセル・ス
タビリテイ−とノイズ・マージンの直接関数で！）る、
このノイズ・マージンは、ドライバー・トランジスタ１
８（ＴＩ）がいかにうまくロジック・ロウ・レベルを保
持するかによって測定される。

このロウ・レベルはセル１０がフロラピングするのを妨
げるためにトランジスタ２０（Ｔ３）のしきい電圧以下
に維持しなければならない、もし、ノード３０（１）が
トランジスタ２０（’Ｔ’３）のしきい値を越えるなら
、そのときトランジスタ２ｏは導通してノード３２（２
）における高いレベルを容易に下げる。

本発明に従って、セル・プル電流の必要条件からスタビ
リテイ−の条件を切り離すために、ｌ−クートランジス
タ、ドレイン連結された抵抗体要素３３．３５が回路１
０に付加される０回路要素３３．３５は各々ドライバー
・トランジスタ１８２０と入れ代わる。

変更された回路１０′が第３図に示されている。

回路要素３３を見ると、プルダウン・ドライバー１８（
”Ｉ”２＞に関しトランスファー・クー１−１４（Ｔ１
）を大きくすることにより、高セル・プル電流が達成さ
れる。第２図はＦＥＴの大きさについて示しており、接
触３４．３６の幅Ｗ及びゲート４０の長さＬに関して示
されている。

本発明の回路要素３３の使用は、使用されるべきトラン
スファー・ゲートＴ１ｋ対するプルダウンサイズの割合
（従来のセルに対する３乃至５と対称的に）を許容する
。スタビリテイ−に対するノード３０（ノード１）にお
ける適切なロジック・ゼロ・レベルがプルダウン・ドラ
イバー１８’（ＴＩＡ）の大きさを抵抗体４２が交差す
るノード３０　ｍ（３）からの過剰電流を下げるのに十
分大きい値にすることにより達成される。抵抗体４２に
ついて大きな値を取ることにより、トランジスタ１８　
′（’ｌ”　Ｌ　Ａ）は小さなセルサイズに対してがな
り小さくでき、また、極めて良好なノイズ・マージン及
びスタビリテイ−が達成される。概して、トランジスタ
１８′の大きさはトランジスタ１８の大きさと実質的に
等しい、　ａｔ抗体４２の抵抗値は、概して１ｋΩ乃至
４ｋΩで有る。

最大の抵抗体の大きさの唯一の制限は、読み取りの間で
、セル・ロード電流■、は、ライト・ドライバーがセル
をフリップするのに十分な程低くノード３０　（１）を
１リング（ｐｕｌｌｉｎｇ）するのを妨げるために、抵
抗体４２に十分大きな電圧降下を作らない、Ｉ＋は概し
てｌｐＡ以下であるので、この条件は容易に満たされる
。

結局、抵抗体４２及びトランジスタ１８（Ｔ２＞と１８
’（Ｔ２Ａ）は、レイアウトにおいて分離されたデバイ
スである必要はない、小さなセルサイズについて、この
回路の組合わせは第４ａ図に示されるように、ＦＥＴの
真ん中に大きなドレイン抵抗分わざわざ導入する構造に
より形成される。

ドライバー・トランジスタ２０（Ｔ３）を抵抗体４４ｋ
よってドレインが接続されたドライバー・トランジスタ
２０．２０’　（Ｔ３．Ｔ３Ａ）からなる回路要素３５
と置き換えることに関して、同様の考察が得られる。

この新しいセルデザインは速度対スタビリテイーの伝統
的な二律背反性を切り離し、良いスタビリテイーを持っ
た高速度を許容し、従来のアプローチ全体にいえるセル
への影響は殆ど無い。

本発明により提供される付属回路要素を得るために用い
られ得る一つの回路が第４ａ図に示されている。そこに
はドレイン接触３６の中央部分が“見えない”状態で示
されている。即ち、ｎ°活性領域の一部３６ｃによって
分離される二つのドレイン接触３６ａ、３６ｂを形成す
るように、ドレイン接触マスクが部分修正されている。

　ｎｏｒ記活性領域は、概して約２００ｏｌ＋輪ｓ／５
ｑｕａｒｅ出ある。その等価回路が第４ｂ図に示されて
いる。

上記のように、抵抗体４２の抵抗値の範囲は第３図に示
された回路については約１乃至４ｋΩである。当業者に
は抵抗値が他の物質、他のセル配置及び他の実施により
、異なることが理解されよう、抵抗値はセル電流に依存
する。

代わりの実施例においては、二つのドレイン接触３６　
ａ、３６ｂを接触するように抵抗要素４４が置かれても
よい、このような抵抗要素の一例が第４ａ図に破線で示
されており、それはポリシリコンである。そしてそれは
、別の配設ステップを用いてドレイン接触を形成する前
又は後のいずれかにおいて配設される。所望の抵抗値を
達成するために、適当なレベルにポリシリコンがドープ
されてらよい、付加ステップが必要であろうから、この
実施例は初めに記載した実施例のようには好適なもので
はない、しかし、ポリシリコンの使用が付加ステップよ
りも重要な例が有るであろう。

更にまた別の実施例においては、第４ｂ図に示されるよ
うに抵抗要素によって分離された二つの別個のトランジ
スタにより、付加回路要素が形成される。このような構
成はセルの大きさを増し、ドライバー・トランジスタの
形成に用いられるマスクの複雑さを増すが、ある条件の
もとでは好ましく使用されよう。

初めに記載した実施例の好適なレイアラｊ・が第５図に
示されている。そこにはＵ字型ゲートが見られ、その中
間部にソース・オーム接触があり、Ｕ字型ゲートの外側
に二つのオーム・ドレイン接触が有って、その結果相当
な空間の無駄を省け、当然更にデバイスの速度が上がる
、即ち、セル速度が上がる。

その最も幅広い実施例において、第６図は等価回路を示
しており、それは第３図及び第４ｃ図の組合わせである
。

本発明の付加された回路要素がＧａＡｓＦＥＴに基づい
たスタティックＲＡＭ４Ｔセルに関して記載された。し
かし、それはこのようなセルの良く知られた変形に使用
されうる事が、普通の当業者には明らかであろう、更に
、回路要素はシリコン基板セルと同様に、他の■−■族
を基板にした物質系に用いられてもよい、また、前記回
路要素ハＣＭＯＳ　、　ＭＯＳ　Ｆ　ＥＴ、　ＭＥ　Ｓ
　Ｆ　ｌ−、’ｒ、バイポーラ及び池の回路に利用され
てもよい。

本発明の付加された回路要素は、ＧａＡｓＦＥＴ基板の
スタティックＲＡＭセルに直接使用されることが期待さ
れる。

このように、ドライバー・トランジスタが共通ゲート及
びソースと、ドレインと連結する抵抗要素とを有する一
対のトランジスタによって置へ換えられるスタティック
ＲＡＭが開示された１本発明の付加された回路要素が別
の回路及び別の物質技術、例えば前記のようなものに使
用されてもよく、また、特許請求の範囲に記載された本
発明の精神及び範囲から離れる事なく、明らかな特性の
変更及び修正がなされ得ることが、普通の当業者には明
らかであろう。

【図面の簡単な説明】

第］１′ＡＧ、を従来技１なのスタティックＲＡ　Ｍセ
ルの略示回路図である。 第２１４は従来技術の通常のＦＥＴに関するソース、ゲ
ート及びドレイン・オーム接触の平面図である。 第３図は本発明に従ったスタティックＲＡＭセルの略示
回路図である。 第４ａ図は本発明のＦ　Ｅ　ｉ’に関するソース、ゲー
ト及びドレイン・オーム接触の平面図である。 第４ｂ図は抵抗要素により形成されるトウートランジス
タの等価回路図である。 第４ａｌｌは第４ｂ図と同様の等価回路図であって、一
般の場合の表示を除いたものである。 第５図は好適実施例を示す第４ａ図と同様の平面図であ
る。 第６図は第４Ｃ図に示された回路図を含む第３図と同様
の図である。 Ｌ更正±へ１匪 １６（Ｔ４）・・・バスゲート・トランジスタ１８（Ｔ
ｌ）、２０（Ｔ３）、２０’（Ｔ３Ａ）・・・ドライバ
ー・トランジスタ ３６　ａ、３６ｂ・・・ドレイン接触 ３８・・・ＦＥＴチャオ・ル ４２．４４・・・抵抗体 特許出願人　　　　　ヴアイテッセ・セミコンダクタ・
コーポレイション 図面の浄書（内容に変更なし） Ｆｉｇ　　１ Ｆｉｇ、　５ Ｆｉｇ、　２ １ｇ １ｇ ４ｂ。 ｉｇ Ｃ 手続補正書く方式） 事件の表示 発明の名称 田 文 平成元年１１月ｌＳ日 毅 殿 平成１年特許願第１６８３１５号 高い速度と改善されたセル・スタビリテイ−を持つスタ
ティックＲＡＭセル ３、　補正をする者 事件との関係　特許出願人 名　称　　　　ヴアイテッセ・セミコンダクタ・コーポ
レーション

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成され、二つのバスゲート・トラ
   ンジスタと、二つのドライバー・トランジスタと相互連
   結したインバータとを有 するスタティック・ランダム・アクセス・メモリであっ
   て、前記セルの各ドライバー・トランジスタの代わりに
   少なくとも二つのドライバー・トランジスタからなる要
   素で、該要素の前記トランジスタが抵抗体に接続された
   ドレインと共通のゲート及び共通のソースを有する要素
   を特徴とするところのスタティック・ランダム・アクセ
   ス・メモリ。 ２、前記要素が抵抗体と接続したドレインを持つ二つの
   ドライバー・トランジスタから成る請求項１記載のスタ
   ティック・ランダム・アクセス・メモリ。 ３、抵抗体が約１ｋΩ乃至４ｋΩの範囲の抵抗値を有す
   る請求項１記載のスタティック・ランダム・アクセス・
   メモリ・セル。 ４、各トランジスタが別のオーム接触したソース及びド
   レイン領域とそれらの間にゲート接触により接触された
   チャネル領域とから成り、前記要素の各トランジスタの
   ドレイン接触が二つの別のドレイン接触により置き換え
   られるところの請求項１記載のスタティック・ランダム
   ・アクセス・メモリ・セル。 ５、二つの別のドレイン接触の間にポリシリコン抵抗体
   が形成されている請求項４記載のスタティック・ランダ
   ム・アクセス・メモリ・セル。 ６、前記要素の各トランジスタ及び各抵抗体が別個の構
   成要素から成る請求項１記載のスタティック・ランダム
   ・アクセス・メモリ・セル。 ７、前記半導体がガリウム・ヒ化物から成る請求項１記
   載のスタティック・ランダム・アクセス・メモリ・セル
   。 ８、アクセス・トランジスタに対するドライバーの大き
   さの比が約１である請求項１記載のスタティック・ラン
   ダム・アクセス・メモリ・セル。 ９、半導体基板上に形成され、二つのバスゲート・トラ
   ンジスタと、二つのドライバー・トランジスタと相互連
   結したインバータと、を有するスタティック・ランダム
   ・アクセス・メモリのための構成であって、各トランジ
   スタが別のオーム接触したソース及びドレイン領域とそ
   れらの間にゲート接触により接触されたチャネル領域と
   から成り、各前記ドライバー・トランジスタが、前記セ
   ルの各ドライバー・トランジスタの代わりに少なくとも
   二つのドライバー・トランジスタからなる要素により置
   き換えられ、該要素の前記トランジスタが抵抗体に接続
   されたドレインと共通のゲート及び共通のソースを有し
   、前記ドレイン接触が前記要素の各ドライバー・トラン
   ジスタ内の二つの別のドレイン接触から成ることを特徴
   とするところの構成。 １０、アクセス・トランジスタに対するドライバーの大
   きさの比が約１である３請求項９記載の構成。 １１、半導体基板上に形成された一対の電界効果トラン
   ジスタであって、各々が別のオーム接触したソース及び
   ドレイン領域とそれらの間にゲート接触により接触され
   たチャネル領域とから成り、抵抗体に接続されたドレイ
   ンと共通のゲート及び共通のソースを特徴とし、前記ド
   レイン接続が前記要素の各ドライバー・トランジスタ内
   の二つの別のドレイン接触から成るところの電界効果ト
   ランジスタ。 １２、前記抵抗体が前記別個のドレイン接触の間に形成
   されたポリシリコン・ストリップから成る請求項１１記
   載のトランジスタ。 １３、前記半導体がガリウム・ヒ化物から成る請求項１
   １記載のトランジスタ。 １４、前記ゲート接触がＵ字形状を形成し、その中間部
   分に前記ソース接触を備え、前記Ｕ字形状のいずれかの
   側に形成された前記の分離されたドレイン接触を備える
   請求項１１記載のトランジスタ。