JPH02141996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02141996A JPH02141996A JP63294529A JP29452988A JPH02141996A JP H02141996 A JPH02141996 A JP H02141996A JP 63294529 A JP63294529 A JP 63294529A JP 29452988 A JP29452988 A JP 29452988A JP H02141996 A JPH02141996 A JP H02141996A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明は半導体記憶装置に係り、特に予備メモリアレー
を内蔵した半導体記憶装置でフユーズを切断することな
く予備メモリアレーの試験を可能とする機能を具備した
。救済効率向上に好適な冗長回路方式に関する。 【従来の技術】 従来、予備メモリアレーの試験機能を具備した半導体記
憶装置については、例えば特開昭６３−１２４２９９公
報において論じられている方式が挙げられる。 （発明が解決しようとする課題１ 上記従来技術においては、一つの予備行（列）を選択す
るための単位冗長デコーダ回路ごとに、外部端子と、プ
ログラムエレメントの情報設定如何に係らず外部端子か
らの入力信号により救済デコードイネーブル信号を強制
的に発生する手段とが必要となり、外部端子の個数が増
加するとともに、全予備アレーを一括して試験すること
が困難なため予備行（列）ごとに試験とプログラムを繰
り返して行う必要があり救済効率が悪く、またアドレス
スキャン方法に依存して発生する不良を検出することが
容易でないという問題があった。 本発明の目的は上記問題点を解消し、ひとつの外部端子
で全予備アレーの一括試験も可能とする冗長回路を内蔵
した半導体記憶装置を提供することにある。
を内蔵した半導体記憶装置でフユーズを切断することな
く予備メモリアレーの試験を可能とする機能を具備した
。救済効率向上に好適な冗長回路方式に関する。 【従来の技術】 従来、予備メモリアレーの試験機能を具備した半導体記
憶装置については、例えば特開昭６３−１２４２９９公
報において論じられている方式が挙げられる。 （発明が解決しようとする課題１ 上記従来技術においては、一つの予備行（列）を選択す
るための単位冗長デコーダ回路ごとに、外部端子と、プ
ログラムエレメントの情報設定如何に係らず外部端子か
らの入力信号により救済デコードイネーブル信号を強制
的に発生する手段とが必要となり、外部端子の個数が増
加するとともに、全予備アレーを一括して試験すること
が困難なため予備行（列）ごとに試験とプログラムを繰
り返して行う必要があり救済効率が悪く、またアドレス
スキャン方法に依存して発生する不良を検出することが
容易でないという問題があった。 本発明の目的は上記問題点を解消し、ひとつの外部端子
で全予備アレーの一括試験も可能とする冗長回路を内蔵
した半導体記憶装置を提供することにある。
上記目的は、全冗長デコーダに共通に入力される冗長テ
ストイネーブル信号を発生するひとつの外部端子入力を
有するテスト信号発生回路を設け、さらに単位冗長デコ
ーダ回路ごとに救済デコードイネーブル信号により活性
化される救済用デコーダと冗長テストイネーブル信号に
より活性化されるテスト用デコーダを設け、いずれかの
デコーダが活性化された場合のみ予備行（列）を選択す
るようにすることにより達成される。 【作用１ 各冗長デコーダは互いに独立した救済用デコーダとテス
ト用デコーダを有し、該テスト用デコーダはひとつの外
部端子入力を有するテスト信号発生回路で発生する冗長
テストイネーブル信号により活性化されるため、ひとつ
の外部端子で全予備アレーの一括試験も可能となる。こ
のため、予備アレー内の不良個所を避けてメモリ救済す
ることが可能となり、救済効率、歩留まりを飛躍的に向
上できる。 【実施例］ 以下５本発明の一実施例を第１図から第４図を用いて説
明する。 第１図は本発明の第１の実施例の回路構成図を示したも
のである。図において１はに個の行（列）アドレス入力
端子群、２はに対の相補信号を出力するアドレスバッフ
ァ群、３はに対の相補アドレス信号によりｍ（＝２ｋ）
個の正規行（列）メモリアレー１０のひとつを選択する
ためのｍ個のデコード信号ＮＲ□〜ＮＲ，を発生する正
規デコーダ回路、４はテスト信号発生回路５および装置
内の他回路８に共通に接続された入力端子Ｔ、６はデコ
ード信号ＲＲ，を出力する単位冗長デコーダ回路である
。７は該冗長デコーダ回路の出力により所定の正規行（
列）メモリアレーへのデコードを禁止する禁止信号ＮＤ
Ｉを発生する禁止信号発生回路、９はｎ（５ｍ）個の冗
長デコーダに１対１に接続されたｎ個の予備行（列）メ
モリアレー、１１は不良の存在する正規行（列）メモリ
アレーのアドレスを設定するための一対の相補アドレス
に接続されたプログラムエレメントである。１２はに個
の上記プログラムエレメント群に不良アドレスが設定さ
れている場合に救済デコードイネーブル信号ＲＤＥ、を
活性化するためのプログラムエレメント、１３は救済デ
コード信号ＲＡ工を発生する救済用デコーダ、１４はテ
スト信号発生回路５より出力されるテストデコード・イ
ネーブル信号ＲＴＥにより活性化されに対の相補アドレ
ス信号のうちＳ対（ｓ＝ｌｏｇ、 ｎ）の各々いずれか
一方のアドレス信号によりテストデコード信号ＴＡ□を
発生する予備アレーテスト用デコーダを表す。 まず最初に上記冗長回路に含まれる冗長テスト信号発生
回路について、第２図および第３図を用いてその動作を
説明する。第２図は冗長テスト信号発生回路の回路図を
示す。 本図の回路は、ダイオード接続された各々直列接続の所
定個数のＮＭＯＳトランジスタとゲート−を−電源Ｖｃ
ｃに、ソースを接地ＧＮＤに接続されたＮＭＯＳトラン
ジスタとからなるスーパーボルテージ（電源電圧ＶＣＣ
以上の高電圧）エントリバッファと、２個のインバータ
を各々クロス接続したフリップフロップ、上記スーパー
ボルテージエントリバッファからの信号をゲートに入力
し該フリップフロップの状態を反転するためのＮＭＯＳ
トランジスタおよびインバータにより構成される。 ここで、スーパーボルテージエントリバッファは、入力
端子に電源電圧より所定の電圧以上高い電圧が印加され
た場合にのみ活性化されるように設定されている。また
、フリップフロップ内に図示したＮＭＯＳトランジスタ
Ｑユの電流駆動能力は、同Ｑ２のそれに比べ小さく、ま
た同Ｑ３の電流駆動能力は同Ｑ２のそれに比べ大きくな
るように設定されている。 従って、第３図の動作波形模式図に示すように、電源投
入時には、電流駆動能力のアンバランスのためフリップ
フロップ内節点ＮＴ、ＮＢはそれぞれ’Ｈ”（高電位）
、Ｌ” （低電位）に、また、出力は１１ ＨＩＩに設
定される。 この状態で入力端子に電源電圧範囲内で動作する信号が
印加されてもスーパーボルテージエントリバッファは活
性化されず、出力は“Ｈ″′に固定されるため、チップ
は本回路出力とは無関係な通常動作を行う６ 一方この状態で入力端子に電源電圧より所定の電圧以上
の電圧が印加されると、スーパーボルテージエントリバ
ッファは活性化され、Ｑ３によりフリップフロップが反
転し、出力が″Ｌ ＩＩとなり、この出力を用いた予備
アレーテストが可能な状態となる。この場合、入力端子
へのスーパーボルテージ印加を継続する必要はなく、フ
リップフロップの状態反転に足る期間だけでよい。また
−旦この状態になると、入力端子に電源電圧範囲内で動
作する信号が印加されても本回路の状態は変化せず入力
端子に他回路が接続されている場合にはこの他回路を通
しての動作は可能である。ただしこの場合、該他回路は
“ＨＩＩまたはスーパーボルテージでは非活性となるこ
とが必要である。 なお、この状態から最初の状態に戻るためには一旦電源
を降圧すればよい１以上の動作波形を模式的にまとめた
ものが第３図である。 本実施例の回路は図示したように、冗長テスト信号発生
回路を内蔵しているため、入力端子に印加される信号が
電源電圧範囲内で動作する通常動作の場合、チップ内の
他回路のみが動作し、予備アレーテスト用デコードイネ
ーブル信号ＲＴＥは活性化されずにｌ ＨＩ″に固定さ
れる。 さらに、正規メモリアレーの不良救済のために冗長デコ
ーダ内のプログラムエレメントにフユーズ切断等の方法
により所定の情報を設定する以前の通常動作状態を仮定
した場合、救済デコードイネーブル信号且工」ユ（ｉ＝
１〜ｎ）も活性化されずに１１ ＨＩＩ固定となるため
冗長デコード出力信号ＲＲｉ（ｘ ＝ １〜ｎ）および
正規デコード禁止信号ＮＤＩが“Ｌ”固定となり、正規
アドレス信号を用いた正規デコーダ３による所定の正規
アレー１０の選択が行われる。この場合、上記冗長回路
は正規アレーの選択になんら影響を与えない。 この状態で入力端子Ｔに一旦スーパーボルテージが印加
されると第４図に示すように、回路は予備アレーテスト
状態となる。すなわち、テスト信号発生回路の出力ＲＴ
Ｅが゛′Ｌ″固定となり予備行（列）アレーを試験のた
め選択するテストデコーダが活性化される。 該テストデコーダはに対の相補アドレス信号のうちＳ対
の各々いずれか一方のアドレス信号に接続されているた
め、この接続の組合せとアドレス入力信号の状態により
ｎ組のデコードが可能であり、テストデコード信号Ｔ
Ａ＋、 （ｉ ＝ １〜ｎ）および冗長デコード信号Ｒ
Ｒ，（ｉ＝１〜ｎ）を発生する。この場合、ＲＤＥユ（
ｉ＝１〜ｎ）は活性化されておらず“Ｈ”固定となるた
めＲＡ、は１１ Ｌ ＩＩ固定となりテストデコードに
なんら影響を与えない。 また、所定のＲＲ，が（ｌ ＨＩＩとなると信号ＮＤ工
もＩＩ Ｈ１１となり正規アレーのデコードを禁止する
。テストデコーダ入力アドレスの組合せでどのＴＡ、（
ｉ＝１〜ｎ）も活性化されない場合にはどの予備行（列
）アレーも選択されずその場合のアドレスに従い所定の
正規行（列）アレーが選択される。この状態で全予備行
（列）アレーの試験を行い、その内部の不良を検出する
ことができる。 通常動作から予備アレーテストモードに移行し、ひとつ
の予備アレー、正規アレー、別の予備アレーを順次選択
する場合の動作波形を模式的に示したものが第４図であ
る。 正規メモリアレーに不良が存在する場合には、上記状態
で検出された不良の存在する予備行（列）アレーを選択
する冗長デコーダ以外の所定の冗長デコーダ内プログラ
ムエレメントに所定の正規行（列）アレーのアドレスお
よび救済デコードイネーブルフラグをオフチップで設定
する。この場合、所定の冗長デコーダ内救済デコーダが
活性化され、所定のＲＡ、信号が１１ ＨＩＩとなり、
ＲＲ，を′Ｈ″として所定の不良を含まない予備行（列
）アレーを選択し、またＮＤＩにより不良を含む所定の
正規行（列）アレーの選択を禁止するとともに、予備ア
レーテストモードにおける該冗長デコーダ内のテストデ
コーダを非活性として該冗長デコーダのテスト時の選択
を禁止する。 この時点では基本的には予備アレーテストを行う必要は
ないが、仮りにこのような必要が生じた場合に対処する
ため上記対応を行っている。なお。 このような場合には、テスト時における多重選択を避け
るため、所定の冗長デコーダのプログラムエレメントに
設定したにビットのアドレスと他の冗長デコーダのテス
トデコーダに接続されているＳビットのアドレスとがそ
のＳビットの部分において一致しないようにプログラム
設定を行う必要がある。 本実施例によれば、チップ内他回路への入力端子と共通
化可能なひとつの外部端子を設けるだけで全予備アレー
の一括試験も可能となるためアドレススキャン方法に依
存して発生する不良を検出することができるとともに特
に比較的大規模な予備アレーが必要になると予想される
大規模半導体記憶装置において、予備アレー内の不良を
効率よく検出しこれを避けてメモリ救済することが可能
となり、救済効率、歩留まりを飛路的に向上できるとい
う効果がある。 また本実施例によれば、入力端子にスーパーボルテージ
を印加するという回復性を有する方法で、予備アレーテ
ストモードを実現できるという効果があり、また、スー
パーボルテージを印加する期間は極く短時間で済むため
長期的な信頼性にもほとんど問題を生じず、試験を行う
ために必要となるスーパーボルテージ発生回路も簡単に
実現できるという効果もある。 なお、上記実施例においては冗長デコーダの入力にアド
レスバッファ出力を用いる方式を例に説明したがアドレ
スを一旦プリゾコードするプリデコーダ出力を用いる方
式にも本実施例が適用できることは当然である。また、
論理ゲートとしてＮＯＲゲートを用いたものについて説
明したが、ＮＡＮＤゲートを用いても同様の回路が構成
できることはもちろんである。さらに上記実施例は半導
体記憶装置の行および列冗長にともに適用可能である。 （発明の効果１ 本発明によれば、チップ内他回路への入力端子と共通化
可能なひとつの外部端子を設けるだけで全予備アレーの
一括試験も可能となるためアドレススキャン方法に依存
して発生する不良を検出することができるとともに特に
比較的大規模な予備アレーが必要になると予想される大
規模半導体記憶装置において、予備アレー内の不良を効
率よく検出しこれを避けてメモリ救済することが可能と
なり、救済効率、歩留まりを飛躍的に向上できるという
効果がある。 また本発明によれば、入力端子にスーパーボルテージを
印加するという回復性を有する方法で。 予備アレーテストモードを実現できるという効果があり
、また、スーパーボルテージを印加する期間は極く短時
間で済むため長期的な信頼性にもほとんど問題を生じず
、試験を行うために必要となるスーパーボルテージ発生
回路も簡単に実現できるという効果もある。また本発明
を実現するための占有面積の増加は、プログラムエレメ
ント形成に要する面積が冗長回路のかなりの部分を占め
ることから、わずかで済み比較的小占有面積で実現でき
るという効果がある。
ストイネーブル信号を発生するひとつの外部端子入力を
有するテスト信号発生回路を設け、さらに単位冗長デコ
ーダ回路ごとに救済デコードイネーブル信号により活性
化される救済用デコーダと冗長テストイネーブル信号に
より活性化されるテスト用デコーダを設け、いずれかの
デコーダが活性化された場合のみ予備行（列）を選択す
るようにすることにより達成される。 【作用１ 各冗長デコーダは互いに独立した救済用デコーダとテス
ト用デコーダを有し、該テスト用デコーダはひとつの外
部端子入力を有するテスト信号発生回路で発生する冗長
テストイネーブル信号により活性化されるため、ひとつ
の外部端子で全予備アレーの一括試験も可能となる。こ
のため、予備アレー内の不良個所を避けてメモリ救済す
ることが可能となり、救済効率、歩留まりを飛躍的に向
上できる。 【実施例］ 以下５本発明の一実施例を第１図から第４図を用いて説
明する。 第１図は本発明の第１の実施例の回路構成図を示したも
のである。図において１はに個の行（列）アドレス入力
端子群、２はに対の相補信号を出力するアドレスバッフ
ァ群、３はに対の相補アドレス信号によりｍ（＝２ｋ）
個の正規行（列）メモリアレー１０のひとつを選択する
ためのｍ個のデコード信号ＮＲ□〜ＮＲ，を発生する正
規デコーダ回路、４はテスト信号発生回路５および装置
内の他回路８に共通に接続された入力端子Ｔ、６はデコ
ード信号ＲＲ，を出力する単位冗長デコーダ回路である
。７は該冗長デコーダ回路の出力により所定の正規行（
列）メモリアレーへのデコードを禁止する禁止信号ＮＤ
Ｉを発生する禁止信号発生回路、９はｎ（５ｍ）個の冗
長デコーダに１対１に接続されたｎ個の予備行（列）メ
モリアレー、１１は不良の存在する正規行（列）メモリ
アレーのアドレスを設定するための一対の相補アドレス
に接続されたプログラムエレメントである。１２はに個
の上記プログラムエレメント群に不良アドレスが設定さ
れている場合に救済デコードイネーブル信号ＲＤＥ、を
活性化するためのプログラムエレメント、１３は救済デ
コード信号ＲＡ工を発生する救済用デコーダ、１４はテ
スト信号発生回路５より出力されるテストデコード・イ
ネーブル信号ＲＴＥにより活性化されに対の相補アドレ
ス信号のうちＳ対（ｓ＝ｌｏｇ、 ｎ）の各々いずれか
一方のアドレス信号によりテストデコード信号ＴＡ□を
発生する予備アレーテスト用デコーダを表す。 まず最初に上記冗長回路に含まれる冗長テスト信号発生
回路について、第２図および第３図を用いてその動作を
説明する。第２図は冗長テスト信号発生回路の回路図を
示す。 本図の回路は、ダイオード接続された各々直列接続の所
定個数のＮＭＯＳトランジスタとゲート−を−電源Ｖｃ
ｃに、ソースを接地ＧＮＤに接続されたＮＭＯＳトラン
ジスタとからなるスーパーボルテージ（電源電圧ＶＣＣ
以上の高電圧）エントリバッファと、２個のインバータ
を各々クロス接続したフリップフロップ、上記スーパー
ボルテージエントリバッファからの信号をゲートに入力
し該フリップフロップの状態を反転するためのＮＭＯＳ
トランジスタおよびインバータにより構成される。 ここで、スーパーボルテージエントリバッファは、入力
端子に電源電圧より所定の電圧以上高い電圧が印加され
た場合にのみ活性化されるように設定されている。また
、フリップフロップ内に図示したＮＭＯＳトランジスタ
Ｑユの電流駆動能力は、同Ｑ２のそれに比べ小さく、ま
た同Ｑ３の電流駆動能力は同Ｑ２のそれに比べ大きくな
るように設定されている。 従って、第３図の動作波形模式図に示すように、電源投
入時には、電流駆動能力のアンバランスのためフリップ
フロップ内節点ＮＴ、ＮＢはそれぞれ’Ｈ”（高電位）
、Ｌ” （低電位）に、また、出力は１１ ＨＩＩに設
定される。 この状態で入力端子に電源電圧範囲内で動作する信号が
印加されてもスーパーボルテージエントリバッファは活
性化されず、出力は“Ｈ″′に固定されるため、チップ
は本回路出力とは無関係な通常動作を行う６ 一方この状態で入力端子に電源電圧より所定の電圧以上
の電圧が印加されると、スーパーボルテージエントリバ
ッファは活性化され、Ｑ３によりフリップフロップが反
転し、出力が″Ｌ ＩＩとなり、この出力を用いた予備
アレーテストが可能な状態となる。この場合、入力端子
へのスーパーボルテージ印加を継続する必要はなく、フ
リップフロップの状態反転に足る期間だけでよい。また
−旦この状態になると、入力端子に電源電圧範囲内で動
作する信号が印加されても本回路の状態は変化せず入力
端子に他回路が接続されている場合にはこの他回路を通
しての動作は可能である。ただしこの場合、該他回路は
“ＨＩＩまたはスーパーボルテージでは非活性となるこ
とが必要である。 なお、この状態から最初の状態に戻るためには一旦電源
を降圧すればよい１以上の動作波形を模式的にまとめた
ものが第３図である。 本実施例の回路は図示したように、冗長テスト信号発生
回路を内蔵しているため、入力端子に印加される信号が
電源電圧範囲内で動作する通常動作の場合、チップ内の
他回路のみが動作し、予備アレーテスト用デコードイネ
ーブル信号ＲＴＥは活性化されずにｌ ＨＩ″に固定さ
れる。 さらに、正規メモリアレーの不良救済のために冗長デコ
ーダ内のプログラムエレメントにフユーズ切断等の方法
により所定の情報を設定する以前の通常動作状態を仮定
した場合、救済デコードイネーブル信号且工」ユ（ｉ＝
１〜ｎ）も活性化されずに１１ ＨＩＩ固定となるため
冗長デコード出力信号ＲＲｉ（ｘ ＝ １〜ｎ）および
正規デコード禁止信号ＮＤＩが“Ｌ”固定となり、正規
アドレス信号を用いた正規デコーダ３による所定の正規
アレー１０の選択が行われる。この場合、上記冗長回路
は正規アレーの選択になんら影響を与えない。 この状態で入力端子Ｔに一旦スーパーボルテージが印加
されると第４図に示すように、回路は予備アレーテスト
状態となる。すなわち、テスト信号発生回路の出力ＲＴ
Ｅが゛′Ｌ″固定となり予備行（列）アレーを試験のた
め選択するテストデコーダが活性化される。 該テストデコーダはに対の相補アドレス信号のうちＳ対
の各々いずれか一方のアドレス信号に接続されているた
め、この接続の組合せとアドレス入力信号の状態により
ｎ組のデコードが可能であり、テストデコード信号Ｔ
Ａ＋、 （ｉ ＝ １〜ｎ）および冗長デコード信号Ｒ
Ｒ，（ｉ＝１〜ｎ）を発生する。この場合、ＲＤＥユ（
ｉ＝１〜ｎ）は活性化されておらず“Ｈ”固定となるた
めＲＡ、は１１ Ｌ ＩＩ固定となりテストデコードに
なんら影響を与えない。 また、所定のＲＲ，が（ｌ ＨＩＩとなると信号ＮＤ工
もＩＩ Ｈ１１となり正規アレーのデコードを禁止する
。テストデコーダ入力アドレスの組合せでどのＴＡ、（
ｉ＝１〜ｎ）も活性化されない場合にはどの予備行（列
）アレーも選択されずその場合のアドレスに従い所定の
正規行（列）アレーが選択される。この状態で全予備行
（列）アレーの試験を行い、その内部の不良を検出する
ことができる。 通常動作から予備アレーテストモードに移行し、ひとつ
の予備アレー、正規アレー、別の予備アレーを順次選択
する場合の動作波形を模式的に示したものが第４図であ
る。 正規メモリアレーに不良が存在する場合には、上記状態
で検出された不良の存在する予備行（列）アレーを選択
する冗長デコーダ以外の所定の冗長デコーダ内プログラ
ムエレメントに所定の正規行（列）アレーのアドレスお
よび救済デコードイネーブルフラグをオフチップで設定
する。この場合、所定の冗長デコーダ内救済デコーダが
活性化され、所定のＲＡ、信号が１１ ＨＩＩとなり、
ＲＲ，を′Ｈ″として所定の不良を含まない予備行（列
）アレーを選択し、またＮＤＩにより不良を含む所定の
正規行（列）アレーの選択を禁止するとともに、予備ア
レーテストモードにおける該冗長デコーダ内のテストデ
コーダを非活性として該冗長デコーダのテスト時の選択
を禁止する。 この時点では基本的には予備アレーテストを行う必要は
ないが、仮りにこのような必要が生じた場合に対処する
ため上記対応を行っている。なお。 このような場合には、テスト時における多重選択を避け
るため、所定の冗長デコーダのプログラムエレメントに
設定したにビットのアドレスと他の冗長デコーダのテス
トデコーダに接続されているＳビットのアドレスとがそ
のＳビットの部分において一致しないようにプログラム
設定を行う必要がある。 本実施例によれば、チップ内他回路への入力端子と共通
化可能なひとつの外部端子を設けるだけで全予備アレー
の一括試験も可能となるためアドレススキャン方法に依
存して発生する不良を検出することができるとともに特
に比較的大規模な予備アレーが必要になると予想される
大規模半導体記憶装置において、予備アレー内の不良を
効率よく検出しこれを避けてメモリ救済することが可能
となり、救済効率、歩留まりを飛路的に向上できるとい
う効果がある。 また本実施例によれば、入力端子にスーパーボルテージ
を印加するという回復性を有する方法で、予備アレーテ
ストモードを実現できるという効果があり、また、スー
パーボルテージを印加する期間は極く短時間で済むため
長期的な信頼性にもほとんど問題を生じず、試験を行う
ために必要となるスーパーボルテージ発生回路も簡単に
実現できるという効果もある。 なお、上記実施例においては冗長デコーダの入力にアド
レスバッファ出力を用いる方式を例に説明したがアドレ
スを一旦プリゾコードするプリデコーダ出力を用いる方
式にも本実施例が適用できることは当然である。また、
論理ゲートとしてＮＯＲゲートを用いたものについて説
明したが、ＮＡＮＤゲートを用いても同様の回路が構成
できることはもちろんである。さらに上記実施例は半導
体記憶装置の行および列冗長にともに適用可能である。 （発明の効果１ 本発明によれば、チップ内他回路への入力端子と共通化
可能なひとつの外部端子を設けるだけで全予備アレーの
一括試験も可能となるためアドレススキャン方法に依存
して発生する不良を検出することができるとともに特に
比較的大規模な予備アレーが必要になると予想される大
規模半導体記憶装置において、予備アレー内の不良を効
率よく検出しこれを避けてメモリ救済することが可能と
なり、救済効率、歩留まりを飛躍的に向上できるという
効果がある。 また本発明によれば、入力端子にスーパーボルテージを
印加するという回復性を有する方法で。 予備アレーテストモードを実現できるという効果があり
、また、スーパーボルテージを印加する期間は極く短時
間で済むため長期的な信頼性にもほとんど問題を生じず
、試験を行うために必要となるスーパーボルテージ発生
回路も簡単に実現できるという効果もある。また本発明
を実現するための占有面積の増加は、プログラムエレメ
ント形成に要する面積が冗長回路のかなりの部分を占め
ることから、わずかで済み比較的小占有面積で実現でき
るという効果がある。
第１図は本発明の一実施例を示す回路構成図、第２図、
第３図は該第１実施例に内蔵されるテスト信号発生回路
の回路構成図および動作波形図。 第４図は同じく第１実施例で通常動作モードから予備ア
レーテストモードに移行した場合の動作波形図である。 符号の説明 １・・・アドレス入力端子、２・・・アドレスバッファ
、３・・・正規アドレスデコーダ、４・・・入力端子、
５・・・テスト信号発生回路、６・・・単位冗長デコー
ダ、７・・・正規デコード禁止回路、９・・・予備メモ
リアレ１０・・・正規メモリアレー、１１・・・不良ア
ドレス設定用プログラムエレメント、１２・・・救済デ
コードイネーブル用プログラムエレメント、１３・・・
救済デコーダ、１４・・・テストデコーダ六カ（−ｒ） 了 第２図 第３目
第３図は該第１実施例に内蔵されるテスト信号発生回路
の回路構成図および動作波形図。 第４図は同じく第１実施例で通常動作モードから予備ア
レーテストモードに移行した場合の動作波形図である。 符号の説明 １・・・アドレス入力端子、２・・・アドレスバッファ
、３・・・正規アドレスデコーダ、４・・・入力端子、
５・・・テスト信号発生回路、６・・・単位冗長デコー
ダ、７・・・正規デコード禁止回路、９・・・予備メモ
リアレ１０・・・正規メモリアレー、１１・・・不良ア
ドレス設定用プログラムエレメント、１２・・・救済デ
コードイネーブル用プログラムエレメント、１３・・・
救済デコーダ、１４・・・テストデコーダ六カ（−ｒ） 了 第２図 第３目
Claims (1)
- 【特許請求の範囲】 １、所定の予備行（または列）を選択的に活性化する単
位冗長デコーダに、不良アドレスを設定するためのプロ
グラムエレメント群と、該プログラムエレメント群に不
良アドレスが設定されていることを示すプログラムエレ
メントと、上記すべてのエレメント群に設定がなされて
いる場合のみ該エレメント群出力により冗長救済アドレ
ス信号を発生する救済アドレスデコード手段と、所定の
アドレス信号およびテストデコードイネーブル信号によ
り冗長テストアドレス信号を発生するテストアドレスデ
コード手段と、該冗長救済およびテストアドレスデコー
ド手段出力の一方が活性化された場合に所定の予備行（
列）活性化信号を発生する冗長アレー活性化信号発生手
段とを内蔵し、外部信号により制御され全冗長デコーダ
に共通に入力される上記テストデコードイネーブル信号
を生成するための冗長テスト信号発生回路と、上記冗長
デコーダ群出力の少なくとも一本の冗長アレー活性化信
号が活性化された場合にのみ正規アドレスによる正規ア
レー選択のためのデコードを禁止する正規デコード禁止
信号発生回路から成る冗長回路を有することを特徴とす
る半導体記憶装置。 ２、上記、冗長テスト信号発生回路は入力端子に電源電
圧より所定の電圧以上の電圧が印加された場合にのみ活
性化されるスーパーボルテージエントリバッファとこの
出力により非平衡フリップフロップの状態を反転する手
段を含むことを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294529A JPH02141996A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294529A JPH02141996A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141996A true JPH02141996A (ja) | 1990-05-31 |
Family
ID=17808962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294529A Pending JPH02141996A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02141996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
-
1988
- 1988-11-24 JP JP63294529A patent/JPH02141996A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
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