JPH04238199A - 冗長アドレス選択回路 - Google Patents
冗長アドレス選択回路Info
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- JPH04238199A JPH04238199A JP3005487A JP548791A JPH04238199A JP H04238199 A JPH04238199 A JP H04238199A JP 3005487 A JP3005487 A JP 3005487A JP 548791 A JP548791 A JP 548791A JP H04238199 A JPH04238199 A JP H04238199A
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- 230000002950 deficient Effects 0.000 claims abstract description 15
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は冗長アドレス選択回路に
関し、特に主メモリセルアレイのメモリセルに不良が発
生したときに代替え使用される冗長メモリセルアレイの
アドレスを選択する冗長アドレス選択回路に関する。
関し、特に主メモリセルアレイのメモリセルに不良が発
生したときに代替え使用される冗長メモリセルアレイの
アドレスを選択する冗長アドレス選択回路に関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては、高集
積化に伴なう歩留の低下を避ける為、冗長機能を設けて
いる。冗長機能は冗長アドレス選択回路からの信号によ
って動作する。ＤＲＡＭを例にとり、従来の冗長アドレ
ス選択回路について説明する。説明の簡略化の為、ワー
ド線置換方式についてのみ述べるが、ビット線置換方式
についても同様である。
積化に伴なう歩留の低下を避ける為、冗長機能を設けて
いる。冗長機能は冗長アドレス選択回路からの信号によ
って動作する。ＤＲＡＭを例にとり、従来の冗長アドレ
ス選択回路について説明する。説明の簡略化の為、ワー
ド線置換方式についてのみ述べるが、ビット線置換方式
についても同様である。
【０００３】図２は従来の冗長アドレス選択回路の一例
を示す回路図である。
を示す回路図である。
【０００４】冗長アドレスプログラミング回路１，２は
、主メモリセルアレイのメモリセルに不良が発生したと
きに代替え使用される冗長メモリセルアレイのメモリセ
ルをワード単位で選択するための複数の冗長アドレス線
とそれぞれ対応して設けられ、レーザ等により切断可能
な複数のヒューズＦ１１〜Ｆ１４，Ｆ２１〜Ｆ２４及び
トランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４を備えて
アドレス信号Ｘ０，Ｘ１及びその反転信号を入力しこの
アドレス信号Ｘ０，Ｘ１及びその反転信号が主メモリセ
ルアレイの不良メモリセルの存在するアドレスを指定し
たとき各ヒューズＦ１１〜Ｆ１４，Ｆ２１〜Ｆ２４の切
断，非切断の状態に応じて対応する冗長アドレス線を選
択レベルにするための信号を出力する。
、主メモリセルアレイのメモリセルに不良が発生したと
きに代替え使用される冗長メモリセルアレイのメモリセ
ルをワード単位で選択するための複数の冗長アドレス線
とそれぞれ対応して設けられ、レーザ等により切断可能
な複数のヒューズＦ１１〜Ｆ１４，Ｆ２１〜Ｆ２４及び
トランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４を備えて
アドレス信号Ｘ０，Ｘ１及びその反転信号を入力しこの
アドレス信号Ｘ０，Ｘ１及びその反転信号が主メモリセ
ルアレイの不良メモリセルの存在するアドレスを指定し
たとき各ヒューズＦ１１〜Ｆ１４，Ｆ２１〜Ｆ２４の切
断，非切断の状態に応じて対応する冗長アドレス線を選
択レベルにするための信号を出力する。
【０００５】トランジスタＱ１，Ｑ２は、プリチャージ
信号Ａに従って、対応する冗長アドレスプログラミング
回路１，２の出力端Ｎ１，Ｎ２のレベルを予め高レベル
にプリチャージする。
信号Ａに従って、対応する冗長アドレスプログラミング
回路１，２の出力端Ｎ１，Ｎ２のレベルを予め高レベル
にプリチャージする。
【０００６】切換回路６ａは、出力制御信号Ｂが高レベ
ルになると、冗長アドレスプログラミング回路１，２か
らの信号をそれぞれインバータＩＶ１，ＩＶ２を介して
出力（ＲＷ１，ＲＷ２）し各冗長アドレス線へ供給する
。
ルになると、冗長アドレスプログラミング回路１，２か
らの信号をそれぞれインバータＩＶ１，ＩＶ２を介して
出力（ＲＷ１，ＲＷ２）し各冗長アドレス線へ供給する
。
【０００７】論理回路Ｇ１は、切換回路６ａの各出力信
号を入力し、冗長アドレス線の１つが選択レベルになる
と主メモリセルアレイのアドレスの選択を停止する信号
ＭＷＮを出力する。
号を入力し、冗長アドレス線の１つが選択レベルになる
と主メモリセルアレイのアドレスの選択を停止する信号
ＭＷＮを出力する。
【０００８】次に、この冗長アドレス選択回路の動作に
ついて説明する。
ついて説明する。
【０００９】主メモリセルアレイのアドレス“０１”（
アドレス信号Ｘ０＝１，Ｘ１＝０）に不良メモリセルが
ある場合について説明する。この場合、冗長アドレスプ
ログラミング回路１と対応する冗長アドレス線を選択す
るものとすると、ヒューズＦ１１，Ｆ１４を切断すれば
よい。
アドレス信号Ｘ０＝１，Ｘ１＝０）に不良メモリセルが
ある場合について説明する。この場合、冗長アドレスプ
ログラミング回路１と対応する冗長アドレス線を選択す
るものとすると、ヒューズＦ１１，Ｆ１４を切断すれば
よい。
【００１０】今、アドレス信号Ｘ０＝０，Ｘ１＝０が入
力されると、トランジスタＱ１１，Ｑ１４がオン、トラ
ンジスタＱ１２，Ｑ１３がオフとなる。トランジスタＱ
１１，Ｑ１４と接続するヒューズＦ１１，Ｆ１４は切断
されているので、冗長アドレスプログラミング回路１の
出力端Ｎ１は高レベルを保持し、出力制御信号Ｂが高レ
ベルになると、切換回路６ａ，インバータＩＶ１を介し
て高レベル（選択レベル）の信号ＲＷ１が対応する冗長
アドレス線に供給され、冗長メモリセルの所定のアドレ
スが選択される。これと同時に、論理回路Ｇ１から高レ
ベルの信号ＭＷＮが出力され、主メモリセルアレイのア
ドレスは全て選択されないようになる。
力されると、トランジスタＱ１１，Ｑ１４がオン、トラ
ンジスタＱ１２，Ｑ１３がオフとなる。トランジスタＱ
１１，Ｑ１４と接続するヒューズＦ１１，Ｆ１４は切断
されているので、冗長アドレスプログラミング回路１の
出力端Ｎ１は高レベルを保持し、出力制御信号Ｂが高レ
ベルになると、切換回路６ａ，インバータＩＶ１を介し
て高レベル（選択レベル）の信号ＲＷ１が対応する冗長
アドレス線に供給され、冗長メモリセルの所定のアドレ
スが選択される。これと同時に、論理回路Ｇ１から高レ
ベルの信号ＭＷＮが出力され、主メモリセルアレイのア
ドレスは全て選択されないようになる。
【００１１】冗長アドレスプログラミング回路２におい
ては、ヒューズＦ２１〜Ｆ２４の何れも切断されていな
い（プログラミングされていない）ので、全てのアドレ
ス信号Ｘ０，Ｘ１に対して必ずオンとなるトランジスタ
が存在し出力端Ｎ２を低レベルにする。従って信号ＲＷ
２は低レベルの非選択レベルのままである。また、冗長
アドレスプログラミング回路１においても、アドレス信
号Ｘ０＝１，Ｘ１＝０以外のアドレス信号に対しては、
必ずオンとなるトランジスタが存在するので信号ＲＷ１
は低レベルとなる。
ては、ヒューズＦ２１〜Ｆ２４の何れも切断されていな
い（プログラミングされていない）ので、全てのアドレ
ス信号Ｘ０，Ｘ１に対して必ずオンとなるトランジスタ
が存在し出力端Ｎ２を低レベルにする。従って信号ＲＷ
２は低レベルの非選択レベルのままである。また、冗長
アドレスプログラミング回路１においても、アドレス信
号Ｘ０＝１，Ｘ１＝０以外のアドレス信号に対しては、
必ずオンとなるトランジスタが存在するので信号ＲＷ１
は低レベルとなる。
【００１２】
【発明が解決しようとする課題】上述した従来の冗長ア
ドレス選択回路は、ヒューズＦ１１〜Ｆ１４，Ｆ２１〜
Ｆ２４の切断，非切断により冗長アドレス線の１つを選
択する構成とないっているので、ヒューズは一度切断す
ると復元が不可能なため、代替え使用する冗長メモリセ
ルアレイのアドレス中に不良メモリセルがあった場合、
代替え後も不良となりこれを避けることができず、結局
半導体メモリが不良品となり、製品の歩留りが低下する
という問題点があった。
ドレス選択回路は、ヒューズＦ１１〜Ｆ１４，Ｆ２１〜
Ｆ２４の切断，非切断により冗長アドレス線の１つを選
択する構成とないっているので、ヒューズは一度切断す
ると復元が不可能なため、代替え使用する冗長メモリセ
ルアレイのアドレス中に不良メモリセルがあった場合、
代替え後も不良となりこれを避けることができず、結局
半導体メモリが不良品となり、製品の歩留りが低下する
という問題点があった。
【００１３】本発明の目的は、ヒューズ切断前に冗長メ
モリセルアレイの良否を確認することができ、製品の歩
留りを向上させることができる冗長アドレス選択回路を
提供することにある。
モリセルアレイの良否を確認することができ、製品の歩
留りを向上させることができる冗長アドレス選択回路を
提供することにある。
【００１４】
【課題を解決するための手段】本発明の冗長アドレス選
択回路は、主メモリセルアレイのメモリセルに不良が発
生したときに代替え使用される冗長メモリセルアレイの
メモリセルを所定の単位で選択するための複数の冗長ア
ドレス線とそれぞれ対応して設けられ、複数のヒューズ
素子及びトランジスタを備えてアドレス信号を入力しこ
のアドレス信号が前記主メモリセルアレイの不良メモリ
セルの存在するアドレスを指定したとき前記各ヒューズ
素子の切断，非切断の状態に応じて対応する前記冗長ア
ドレス線を選択レベルにするための信号を出力する冗長
アドレスプログラミング回路と、制御信号が第１のレベ
ルのとき前記複数の冗長アドレス線のうちの１つを選択
レベルにするための信号を出力する冗長アドレス指定回
路と、前記制御信号が第１のレベルのとき前記冗長アド
レス指定回路の出力信号により前記複数の冗長アドレス
線のうちの１つを選択レベルとし、第２のレベルのとき
前記各冗長アドレスプログラミング回路の出力信号によ
り対応する前記冗長アドレス線のレベルを制御する切換
手段と、前記複数の冗長アドレス線のうちの１つが選択
レベルになったとき前記主メモリセルアレイのアドレス
の選択を停止する信号を出力する論理回路とを有してい
る。
択回路は、主メモリセルアレイのメモリセルに不良が発
生したときに代替え使用される冗長メモリセルアレイの
メモリセルを所定の単位で選択するための複数の冗長ア
ドレス線とそれぞれ対応して設けられ、複数のヒューズ
素子及びトランジスタを備えてアドレス信号を入力しこ
のアドレス信号が前記主メモリセルアレイの不良メモリ
セルの存在するアドレスを指定したとき前記各ヒューズ
素子の切断，非切断の状態に応じて対応する前記冗長ア
ドレス線を選択レベルにするための信号を出力する冗長
アドレスプログラミング回路と、制御信号が第１のレベ
ルのとき前記複数の冗長アドレス線のうちの１つを選択
レベルにするための信号を出力する冗長アドレス指定回
路と、前記制御信号が第１のレベルのとき前記冗長アド
レス指定回路の出力信号により前記複数の冗長アドレス
線のうちの１つを選択レベルとし、第２のレベルのとき
前記各冗長アドレスプログラミング回路の出力信号によ
り対応する前記冗長アドレス線のレベルを制御する切換
手段と、前記複数の冗長アドレス線のうちの１つが選択
レベルになったとき前記主メモリセルアレイのアドレス
の選択を停止する信号を出力する論理回路とを有してい
る。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１７】冗長アドレスプログラミング回路１，２は
図２に示された従来例と同様に構成され、また同様の機
能をもつ。
図２に示された従来例と同様に構成され、また同様の機
能をもつ。
【００１８】冗長アドレス指定回路３は、制御信号Φの
反転信号が低レベルのときアドレス信号Ｘ１及びその反
転信号により直接複数の冗長アドレス線のうちの１つを
選択レベルにするための信号を出力する。また、高レベ
ルのときはこれら信号をインアクティブレベルの低レベ
ルにする。
反転信号が低レベルのときアドレス信号Ｘ１及びその反
転信号により直接複数の冗長アドレス線のうちの１つを
選択レベルにするための信号を出力する。また、高レベ
ルのときはこれら信号をインアクティブレベルの低レベ
ルにする。
【００１９】切換回路４，５は、各冗長アドレスプログ
ラミング回路１，２とそれぞれ対応して設けられ制御信
号Φが高レベルのとき対応する冗長アドレスプログラミ
ング回路１，２の出力信号をインアクティブレベルの低
レベルにする。
ラミング回路１，２とそれぞれ対応して設けられ制御信
号Φが高レベルのとき対応する冗長アドレスプログラミ
ング回路１，２の出力信号をインアクティブレベルの低
レベルにする。
【００２０】トランジスタＱ１，Ｑ２は、従来例と同様
に、プリチャージ信号Ａに従って、対応する冗長アドレ
スプログラミング回路１，２の出力端Ｎ１，Ｎ２を、切
換回路４，５を介して予めプリチャージする。
に、プリチャージ信号Ａに従って、対応する冗長アドレ
スプログラミング回路１，２の出力端Ｎ１，Ｎ２を、切
換回路４，５を介して予めプリチャージする。
【００２１】切換回路６は、各冗長アドレスプログラミ
ング回路１，２の出力信号及び冗長アドレス指定回路３
の対応する出力信号のうちの、制御信号Φ及びその反転
信号によりインアクティブレベルとなっていない方の信
号をそれぞれ出力する。この切換回路６と切換回路４，
５と冗長アドレス指定回路とにより、制御信号Φが高レ
ベルのとき冗長アドレス指定回路の出力信号により複数
の冗長アドレス線のうちの１つを選択レベルとし、低レ
ベルのとき各冗長アドレスプログラミング回路１，２の
出力信号により対応する冗長アドレス線のレベルを制御
する切換手段を形成する。
ング回路１，２の出力信号及び冗長アドレス指定回路３
の対応する出力信号のうちの、制御信号Φ及びその反転
信号によりインアクティブレベルとなっていない方の信
号をそれぞれ出力する。この切換回路６と切換回路４，
５と冗長アドレス指定回路とにより、制御信号Φが高レ
ベルのとき冗長アドレス指定回路の出力信号により複数
の冗長アドレス線のうちの１つを選択レベルとし、低レ
ベルのとき各冗長アドレスプログラミング回路１，２の
出力信号により対応する冗長アドレス線のレベルを制御
する切換手段を形成する。
【００２２】論理回路Ｇ１は従来例と同様の機能をもっ
ている。
ている。
【００２３】次に、この実施例の動作について説明する
。
。
【００２４】制御信号Φが低レベルのときは、冗長アド
レス指定回路３の出力は全てインアクティブレベルの低
レベルとなり、トランジスタＱ４１，Ｑ５１はオン、ト
ランジスタＱ４２，Ｑ５２はオフとなるので、図２の従
来例と同様の回路となり、冗長アドレスプログラミング
回路１，２により冗長アドレス線の選択及び主メモリセ
ルアレイのアドレスの選択の停止を行うことができる。
レス指定回路３の出力は全てインアクティブレベルの低
レベルとなり、トランジスタＱ４１，Ｑ５１はオン、ト
ランジスタＱ４２，Ｑ５２はオフとなるので、図２の従
来例と同様の回路となり、冗長アドレスプログラミング
回路１，２により冗長アドレス線の選択及び主メモリセ
ルアレイのアドレスの選択の停止を行うことができる。
【００２５】制御信号Φが高レベルのときは、冗長アド
レス指定回路３からアドレス信号Ｘ１及びその反転信号
により直接冗長アドレス線を選択するための信号が出力
されまた、トランジスタＱ４１，Ｑ５１はオフ、トラン
ジスタＱ４２，Ｑ５２はオンとなり、冗長アドレスプロ
グラミング回路１，２の出力端Ｎ１，Ｎ２はインアクテ
ィブレベルの低レベルとなる。従って、切換回路６から
は、冗長アドレス指定回路３から出力される信号が複数
の冗長アドレス線のうちの１つを選択レベルにする信号
ＲＷ１，ＲＷ２として出力される。すなわち、冗長アド
レス指定回路３により、直接冗長アドレスを選択するこ
とができる。これは冗長アドレスプログラミング回路１
，２をプログラミングする前でもまたその後でも可能で
ある。
レス指定回路３からアドレス信号Ｘ１及びその反転信号
により直接冗長アドレス線を選択するための信号が出力
されまた、トランジスタＱ４１，Ｑ５１はオフ、トラン
ジスタＱ４２，Ｑ５２はオンとなり、冗長アドレスプロ
グラミング回路１，２の出力端Ｎ１，Ｎ２はインアクテ
ィブレベルの低レベルとなる。従って、切換回路６から
は、冗長アドレス指定回路３から出力される信号が複数
の冗長アドレス線のうちの１つを選択レベルにする信号
ＲＷ１，ＲＷ２として出力される。すなわち、冗長アド
レス指定回路３により、直接冗長アドレスを選択するこ
とができる。これは冗長アドレスプログラミング回路１
，２をプログラミングする前でもまたその後でも可能で
ある。
【００２６】このような構成とすることにより、冗長ア
ドレスプログラミング回路１，２をプログラミングする
前に冗長メモリセルアレイの良否を確認しその不良部分
を除去することができるので、冗長アドレスプログラミ
ング回路１，２をプログラミングした後での冗長メモリ
セルアレイの不良による不良品がなくなり製品の歩留り
を向上させることができる。
ドレスプログラミング回路１，２をプログラミングする
前に冗長メモリセルアレイの良否を確認しその不良部分
を除去することができるので、冗長アドレスプログラミ
ング回路１，２をプログラミングした後での冗長メモリ
セルアレイの不良による不良品がなくなり製品の歩留り
を向上させることができる。
【００２７】また、冗長アドレス指定回路３により冗長
メモリセルアレイに不良メモリセルがないことを確認し
た後、冗長アドレスプログラミング回路１，２をプログ
ラミングして冗長メモリセルアレイによる代替え動作を
行ったとき、不良が発生するようであれば、冗長メモリ
セルアレイ以外の例えば冗長アドレスプログラミング回
路１，２等に不良の原因があることが分る。
メモリセルアレイに不良メモリセルがないことを確認し
た後、冗長アドレスプログラミング回路１，２をプログ
ラミングして冗長メモリセルアレイによる代替え動作を
行ったとき、不良が発生するようであれば、冗長メモリ
セルアレイ以外の例えば冗長アドレスプログラミング回
路１，２等に不良の原因があることが分る。
【００２８】なお、上述の動作は、ウェーハテスト時に
行うこともできるが、組立て後に、制御信号Φ又はその
反転信号を、外部から直接入力するか、外部から制御し
て内部で発生させるようにしておけば、制御信号Φ又は
その反転信号により冗長機能を活性化させ、冗長メモリ
セルアレイに主メモリセルアレイと異なるデータを書込
むことで、組立て後に、置換アドレスの検出が可能であ
るため、ロールコール機能も併せて実現されることがで
きる。
行うこともできるが、組立て後に、制御信号Φ又はその
反転信号を、外部から直接入力するか、外部から制御し
て内部で発生させるようにしておけば、制御信号Φ又は
その反転信号により冗長機能を活性化させ、冗長メモリ
セルアレイに主メモリセルアレイと異なるデータを書込
むことで、組立て後に、置換アドレスの検出が可能であ
るため、ロールコール機能も併せて実現されることがで
きる。
【００２９】
【発明の効果】以上説明したように本発明は、冗長アド
レスプログラミング回路のプログラミングが実施されて
いるか否かに関係なく、制御信号を所定のレベルにして
冗長メオリセルアレイのアドレスを直接指定選択する冗
長アドレス指定回路を設けた構成とすることにより、冗
長アドレスプログラミング回路をプログラミングする前
に冗長メモリセルアレイの良否を確認し、この冗長メモ
リセルの不良部分を除去することができるので、冗長ア
ドレスプログラミング回路をプログラミングした後での
冗長メモリセルアレイによる不良をなくすことができ、
製品の歩留りを向上させることができる効果がある。
レスプログラミング回路のプログラミングが実施されて
いるか否かに関係なく、制御信号を所定のレベルにして
冗長メオリセルアレイのアドレスを直接指定選択する冗
長アドレス指定回路を設けた構成とすることにより、冗
長アドレスプログラミング回路をプログラミングする前
に冗長メモリセルアレイの良否を確認し、この冗長メモ
リセルの不良部分を除去することができるので、冗長ア
ドレスプログラミング回路をプログラミングした後での
冗長メモリセルアレイによる不良をなくすことができ、
製品の歩留りを向上させることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の冗長アドレス選択回路の一例を示す回路
図である。
図である。
１，２ 冗長アドレスプログラミング回路３
冗長アドレス指定回路 ４〜６，６ａ 切換回路 Ｆ１１〜Ｆ１４，Ｆ２１〜Ｆ２４ ヒューズＧ１
論理回路 ＩＶ１，ＩＶ２ インバータ Ｑ１，Ｑ２，Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４
トランジスタ
冗長アドレス指定回路 ４〜６，６ａ 切換回路 Ｆ１１〜Ｆ１４，Ｆ２１〜Ｆ２４ ヒューズＧ１
論理回路 ＩＶ１，ＩＶ２ インバータ Ｑ１，Ｑ２，Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４
トランジスタ
Claims (3)
- 【請求項１】 主メモリセルアレイのメモリセルに不
良が発生したときに代替え使用される冗長メモリセルア
レイのメモリセルを所定の単位で選択するための複数の
冗長アドレス線とそれぞれ対応して設けられ、複数のヒ
ューズ素子及びトランジスタを備えてアドレス信号を入
力しこのアドレス信号が前記主メモリセルアレイの不良
メモリセルの存在するアドレスを指定したとき前記各ヒ
ューズ素子の切断，非切断の状態に応じて対応する前記
冗長アドレス線を選択レベルにするための信号を出力す
る冗長アドレスプログラミング回路と、制御信号が第１
のレベルのとき前記複数の冗長アドレス線のうちの１つ
を選択レベルにし第２のレベルのときインアクティブレ
ベルにするための信号を出力する冗長アドレス指定回路
と、前記制御信号が第１のレベルのとき前記冗長アドレ
ス指定回路の出力信号により前記複数の冗長アドレス線
のうちの１つを選択レベルとし、第２のレベルのとき前
記各冗長アドレスプログラミング回路の出力信号により
対応する前記冗長アドレス線のレベルを制御する切換手
段と、前記複数の冗長アドレス線のうちの１つが選択レ
ベルになったとき前記主メモリセルアレイのアドレスの
選択を停止する信号を出力する論理回路とを有すること
を特徴とする冗長アドレス選択回路。 - 【請求項２】 制御信号を、外部から制御して発生す
ることができる手段を備えた請求項１記載の冗長アドレ
ス選択回路。 - 【請求項３】 切換手段が、各冗長アドレスプログラ
ミング回路とそれぞれ対応して設けられ制御信号が第１
のレベルのとき対応する前記冗長アドレスプログラミン
グ回路の出力信号をインアクティブレベルにする複数の
第１の切換回路と、前記制御信号が第２のレベルのとき
出力信号を全てインアクティブレベルにする冗長アドレ
ス指定回路と、前記各冗長アドレスプログラミング回路
の出力信号及び前記冗長アドレス指定回路の対応する出
力信号のうちの、前記制御信号によりインアクティブレ
ベルとなっていない方の信号をそれぞれ出力する第２の
切換回路とを含んで構成された請求項１記載の冗長アド
レス選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005487A JPH04238199A (ja) | 1991-01-22 | 1991-01-22 | 冗長アドレス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005487A JPH04238199A (ja) | 1991-01-22 | 1991-01-22 | 冗長アドレス選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238199A true JPH04238199A (ja) | 1992-08-26 |
Family
ID=11612604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005487A Pending JPH04238199A (ja) | 1991-01-22 | 1991-01-22 | 冗長アドレス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09288900A (ja) * | 1996-04-12 | 1997-11-04 | Lg Semicon Co Ltd | スペアデコーダ回路及び不良セルアドレスのコーディング方法 |
| US7123527B2 (en) | 2003-03-20 | 2006-10-17 | Kabushiki Kaisha Toshiba | Redundancy fuse circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130399A (ja) * | 1987-11-17 | 1989-05-23 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| JPH0262800A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | 半導体集積回路 |
| JPH02141996A (ja) * | 1988-11-24 | 1990-05-31 | Hitachi Ltd | 半導体記憶装置 |
-
1991
- 1991-01-22 JP JP3005487A patent/JPH04238199A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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