JPH02142154A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02142154A JPH02142154A JP63295413A JP29541388A JPH02142154A JP H02142154 A JPH02142154 A JP H02142154A JP 63295413 A JP63295413 A JP 63295413A JP 29541388 A JP29541388 A JP 29541388A JP H02142154 A JPH02142154 A JP H02142154A
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- JP
- Japan
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- output
- pellet
- terminals
- terminal
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置に係り、特に高周波電力増幅用の
ＭＯ３型電界効果トランジスタに関する。
ＭＯ３型電界効果トランジスタに関する。
（従来の技術）
ＭＯ５型電界効果トランジスタは熱暴走しにくい等の利
点があり、複数のトランジスタを並列に接続することに
よって必要な出力電力を容易に確保することができるた
め、電力増幅用としてバイポーラ型トランジスタに代わ
って用いられるようになってきた。
点があり、複数のトランジスタを並列に接続することに
よって必要な出力電力を容易に確保することができるた
め、電力増幅用としてバイポーラ型トランジスタに代わ
って用いられるようになってきた。
第５図は高周波電力増幅用としてＭＯＳ型電界効果トラ
ンジスタ（以下、ＭＯＳ ＦＥＴと称する）を用いた
従来の半導体装置の斜視図である。
ンジスタ（以下、ＭＯＳ ＦＥＴと称する）を用いた
従来の半導体装置の斜視図である。
１１ｉ；ＬＭＯＳ ＦＥＴベレットであり、金属パッ
ケージ１２内に装着されている。１３は入力端子、１４
は出力端子であり、ＭＯＳ ＦＥＴベレット１１に設
けられた入力パッド１５、出力パッド１６のそれぞれと
複数の金属線１７によって配線されている。端子１３及
び１４は絶縁基板１８によって金属パッケージ１２から
は絶縁されている。また、この入力端子１３及び出力端
子１４以外の端子は接地端子■９であり、金属パッケー
ジ１２と導通している。
ケージ１２内に装着されている。１３は入力端子、１４
は出力端子であり、ＭＯＳ ＦＥＴベレット１１に設
けられた入力パッド１５、出力パッド１６のそれぞれと
複数の金属線１７によって配線されている。端子１３及
び１４は絶縁基板１８によって金属パッケージ１２から
は絶縁されている。また、この入力端子１３及び出力端
子１４以外の端子は接地端子■９であり、金属パッケー
ジ１２と導通している。
上記構成の半導体装置の等価回路を第６図に示す。上記
ＭＯ８ＦＥＴベレット１１は複数のＭＯＳ ＦＥＴ２
０によって構成されており、これらすべてのＭＯＳ
ＦＥＴ２０のソースは共通に接続されて接地されており
、かつ何個かごとにゲート及びドレインがそれぞれ共通
接続され、各共通ゲートが前記パッド１５に、各共通ド
レインが前記パッド１Ｇにそれぞれ接続されている。そ
して、各パッド１５及び】６は前記各金属線１７によっ
て前記入力端子１３、出力端子１４にそれぞれ共通に接
続されている。また、ＭＯＳ ＦＥＴペレット１１の
共通ソースはベレット裏面から接地電極として取出され
、第４図に示すように金属パッケージ１２に接着される
。
ＭＯ８ＦＥＴベレット１１は複数のＭＯＳ ＦＥＴ２
０によって構成されており、これらすべてのＭＯＳ
ＦＥＴ２０のソースは共通に接続されて接地されており
、かつ何個かごとにゲート及びドレインがそれぞれ共通
接続され、各共通ゲートが前記パッド１５に、各共通ド
レインが前記パッド１Ｇにそれぞれ接続されている。そ
して、各パッド１５及び】６は前記各金属線１７によっ
て前記入力端子１３、出力端子１４にそれぞれ共通に接
続されている。また、ＭＯＳ ＦＥＴペレット１１の
共通ソースはベレット裏面から接地電極として取出され
、第４図に示すように金属パッケージ１２に接着される
。
ところで、従来装置では第５図に示すように入力端子１
３及び出力端子１４のそれぞれ両側に接地端子１９を配
置するようにしているので、両端子１３、 １４の幅は
小さくなっている。これに対し、ベレットＩＩは第６図
に示すように、複数個のＭＯＳ ＦＥＴ２０で構成さ
れているため、その幅は大きくなっている。また、ベレ
ット自体の熱抵抗を低減させるためにもその幅を大きく
する必要がある。一方、ＭＯＳ ＦＥＴベレット１１
では、各ＭＯ８ＦＥＴ２０のベレット内の位置に基づく
動作の不均一を避けるためと、金属線１７が互いに重な
らないようにするための目的から、入力パッド１５及び
出力パッド１６は図示のように複数個に分けて配列され
ている。従って、ベレットＩｌの入力パッド１５及び出
力パッド１６と入力端子１３及び出力端子Ｉ４とを接続
する場合に、パッド１５．１６の位置により、前記金属
線１７の長さに差が生じる。この結果、入出力電力の位
相差が発生して電力損失が生じる。この位相差は周波数
が高くなるほど人きくなり、これに伴って電力損失が増
大する。
３及び出力端子１４のそれぞれ両側に接地端子１９を配
置するようにしているので、両端子１３、 １４の幅は
小さくなっている。これに対し、ベレットＩＩは第６図
に示すように、複数個のＭＯＳ ＦＥＴ２０で構成さ
れているため、その幅は大きくなっている。また、ベレ
ット自体の熱抵抗を低減させるためにもその幅を大きく
する必要がある。一方、ＭＯＳ ＦＥＴベレット１１
では、各ＭＯ８ＦＥＴ２０のベレット内の位置に基づく
動作の不均一を避けるためと、金属線１７が互いに重な
らないようにするための目的から、入力パッド１５及び
出力パッド１６は図示のように複数個に分けて配列され
ている。従って、ベレットＩｌの入力パッド１５及び出
力パッド１６と入力端子１３及び出力端子Ｉ４とを接続
する場合に、パッド１５．１６の位置により、前記金属
線１７の長さに差が生じる。この結果、入出力電力の位
相差が発生して電力損失が生じる。この位相差は周波数
が高くなるほど人きくなり、これに伴って電力損失が増
大する。
（発明が解決しようとする課題）
従来装置では金属パッケージ以外に入出力端子の両側に
接地端子を設けるようにしているために、入出力端子の
幅が狭くなり、ベレット上の人出力パッドと、入出力端
子とを接続する金属線の長さが不均一となり、この結果
、入出力電力間に位相差が発生し、電力損失が大きくな
るという欠点がある。
接地端子を設けるようにしているために、入出力端子の
幅が狭くなり、ベレット上の人出力パッドと、入出力端
子とを接続する金属線の長さが不均一となり、この結果
、入出力電力間に位相差が発生し、電力損失が大きくな
るという欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的は、半導体ベレット上の電極パッドと入出力端子
との接続部分に生じる位相差を抑え、入出力電力間の電
力損失を小さくする半導体装置を提供することにある。
の目的は、半導体ベレット上の電極パッドと入出力端子
との接続部分に生じる位相差を抑え、入出力電力間の電
力損失を小さくする半導体装置を提供することにある。
［発明の構成］
（課題を解決するだめの手段）
この発明の半導体装置は、ソースか共通に接続された複
数のＭＯ３型電界効果型トランジスタを備え、一方面に
は接地電極が形成され、他方面には複数個の入力電極及
び出力電極がそれぞれ配列して形成された半導体ベレッ
トと、基台部及びこの基台部と一体的に形成された溝部
を有する凸部からなり、この溝部内に上記半導体ベレッ
トの接地電極が接着されることによりこの半導体ベレッ
トが装着される金属性の外囲器と、この外囲器の凸部上
の周辺に設けられた絶縁性基板と、この絶縁性基板上に
互いに対向するように接着され、上記半導体ベレットの
長辺の長さと同等もしくはそれ以上の幅を持つ入力端子
及び出力端子と、この入力端子及び出力端子それぞれと
上記半導体ベレットの入力電極及び出力電極それぞれと
を接続する複数の配線とから１１カ成される。
数のＭＯ３型電界効果型トランジスタを備え、一方面に
は接地電極が形成され、他方面には複数個の入力電極及
び出力電極がそれぞれ配列して形成された半導体ベレッ
トと、基台部及びこの基台部と一体的に形成された溝部
を有する凸部からなり、この溝部内に上記半導体ベレッ
トの接地電極が接着されることによりこの半導体ベレッ
トが装着される金属性の外囲器と、この外囲器の凸部上
の周辺に設けられた絶縁性基板と、この絶縁性基板上に
互いに対向するように接着され、上記半導体ベレットの
長辺の長さと同等もしくはそれ以上の幅を持つ入力端子
及び出力端子と、この入力端子及び出力端子それぞれと
上記半導体ベレットの入力電極及び出力電極それぞれと
を接続する複数の配線とから１１カ成される。
（作用）
半導体ベレットの裏面より接続を持つ金属パッヶージ自
体のみを接地端子とし、他には接地端子を持たない構成
にすることにより、入出力端子が幅広く取れる。これに
より、ベレット上１７）ｍ極バッドと入出力端子との接
続線の長さを均等にし、その部分での入出力電力の位相
差を抑える。
体のみを接地端子とし、他には接地端子を持たない構成
にすることにより、入出力端子が幅広く取れる。これに
より、ベレット上１７）ｍ極バッドと入出力端子との接
続線の長さを均等にし、その部分での入出力電力の位相
差を抑える。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明を高周波電力増幅用としてＭＯ５型電
界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）を
用いた半導体装置に実施した場合の斜視図である。１は
ＭＯＳ ＦＥＴベレットである。また、２はＣｕ系合
金からなる金属パッケージであり、両端部に取付は用の
孔が設けられた基台部と、この基台部と一体的に形成さ
れ、ベレット１が装着される溝を持った凸部分から構成
されている。上記ＭＯ３ＦＥＴベレット１はこの金属パ
ッケージ２の溝内に納められ、Ａｌ−８ｉ共品半田によ
って接着されている。３は入力端子、４は出力端子であ
り、パッケージ２の凸部分の周辺上に接着されたセラミ
ック基板５上に互いに対向するように、ろう付けにより
接着されている。この入出力端子３．４はＭＯＳ Ｆ
ＥＴベレット１上に設けられた複数の入力バッド６、出
力バッド７のそれぞれとアルミニウム配線８によって最
短距離で配線されている。
界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）を
用いた半導体装置に実施した場合の斜視図である。１は
ＭＯＳ ＦＥＴベレットである。また、２はＣｕ系合
金からなる金属パッケージであり、両端部に取付は用の
孔が設けられた基台部と、この基台部と一体的に形成さ
れ、ベレット１が装着される溝を持った凸部分から構成
されている。上記ＭＯ３ＦＥＴベレット１はこの金属パ
ッケージ２の溝内に納められ、Ａｌ−８ｉ共品半田によ
って接着されている。３は入力端子、４は出力端子であ
り、パッケージ２の凸部分の周辺上に接着されたセラミ
ック基板５上に互いに対向するように、ろう付けにより
接着されている。この入出力端子３．４はＭＯＳ Ｆ
ＥＴベレット１上に設けられた複数の入力バッド６、出
力バッド７のそれぞれとアルミニウム配線８によって最
短距離で配線されている。
この発明の装置では周波数７７０ Ｍ Ｈｚ以上で出力
５０Ｗを達成するため、ＭＯＳ ＦＥＴベレットｌは
幅（図中Ａ）が８ｍｍのものを使用している。このＭＯ
Ｓ ＦＥＴベレット１は、ソース電極は裏面から取り
だすソース接地型である。そこで、パッケージ２が接地
端子を兼ねており、他には接地端子を設けていない。従
って、入力端子３、出力端子４は共に幅広く取ることが
できる。
５０Ｗを達成するため、ＭＯＳ ＦＥＴベレットｌは
幅（図中Ａ）が８ｍｍのものを使用している。このＭＯ
Ｓ ＦＥＴベレット１は、ソース電極は裏面から取り
だすソース接地型である。そこで、パッケージ２が接地
端子を兼ねており、他には接地端子を設けていない。従
って、入力端子３、出力端子４は共に幅広く取ることが
できる。
従来、この幅は３．２ｍｍ程度であったが、ここではＭ
ＯＳ ＦＥＴベレット１の幅（図中Ａ）よりも広い１
０ｍｍの端子を設けている。この入出力端子３，４とＭ
ＯＳ ＦＥＴベレット１上に設けられているバッド６
．７とをそれぞれ接続するアルミニウム配線８は同じ長
さ、断面形状の例えば直径５０μｍのものを使用する。
ＯＳ ＦＥＴベレット１の幅（図中Ａ）よりも広い１
０ｍｍの端子を設けている。この入出力端子３，４とＭ
ＯＳ ＦＥＴベレット１上に設けられているバッド６
．７とをそれぞれ接続するアルミニウム配線８は同じ長
さ、断面形状の例えば直径５０μｍのものを使用する。
このように、パッケージ２以外は接地端子を設けず、入
出力端子を共に幅広い構成にすることにより、ＭＯＳ
ＦＥＴベレット１の入出力バッド６．７と入出力端子
３，４とは同じ長さ、同じ断面形状のアルミニウム配線
８により接続することができる。従って、従来のような
入出力電力の位相差は極めて小さくなり、電力損失を防
ぐことができる。
出力端子を共に幅広い構成にすることにより、ＭＯＳ
ＦＥＴベレット１の入出力バッド６．７と入出力端子
３，４とは同じ長さ、同じ断面形状のアルミニウム配線
８により接続することができる。従って、従来のような
入出力電力の位相差は極めて小さくなり、電力損失を防
ぐことができる。
上記実施例装置では従来装置と比較して周波数７００〜
９００ＭＨＺにおいて、出力電力が３１．１％増加し、
ドレイン効率も２８，０％の特性改善を達成することが
できた。
９００ＭＨＺにおいて、出力電力が３１．１％増加し、
ドレイン効率も２８，０％の特性改善を達成することが
できた。
第２図は他の実施例を示す斜視図であり、上記入出力端
子３，４をそれぞれ２個に分割したものである。この実
施例では、入力端子３１と３２との間及び出力端子４１
と４２との間にはセラミック基板５とのろう付けの際に
使用された金属膜（例えばＡｕ）９が残存しており、分
割された端子は互いに導通している。このようにすれば
１つの端子の幅が小さくでき、装置への取付け、配線等
の便宜が図れる。しかも、第１図実施例と同様の効果が
得られる。
子３，４をそれぞれ２個に分割したものである。この実
施例では、入力端子３１と３２との間及び出力端子４１
と４２との間にはセラミック基板５とのろう付けの際に
使用された金属膜（例えばＡｕ）９が残存しており、分
割された端子は互いに導通している。このようにすれば
１つの端子の幅が小さくでき、装置への取付け、配線等
の便宜が図れる。しかも、第１図実施例と同様の効果が
得られる。
第３図はこの発明のもう１つの他の実施例であり、上記
第２図実施例の残存している金属膜（例えばＡｕ）９を
その後の工程で除去し、セラミック基板５を露出させた
ものである。これにより、入力端子３】と３２との間及
び出力端子４１と４□との間は絶縁される。このように
すれば、例えば第４図に示すようなプッシュプル増幅回
路を構成するときの便宜が図れる。図示しないドライバ
ーからトランスＴ１を介して入力端子３１と３□に相補
な信−ｉｙ電圧゛が供給されると２組のＭＯＳ ＦＥ
Ｔ２０が交互にオンしてバイアス電圧■により出力端ｆ
４＋ と４２間に接続されたトランスＴ２を介して負荷
Ｒに増幅された出力が得られる。この場合、第１図の実
施例と同様に入力端子３．，３２と出力端子４１．４２
と間の入出力電力の位相差は極めて小さくなり、プッシ
ュプル動作時における電力損失が大幅に改良される。
第２図実施例の残存している金属膜（例えばＡｕ）９を
その後の工程で除去し、セラミック基板５を露出させた
ものである。これにより、入力端子３】と３２との間及
び出力端子４１と４□との間は絶縁される。このように
すれば、例えば第４図に示すようなプッシュプル増幅回
路を構成するときの便宜が図れる。図示しないドライバ
ーからトランスＴ１を介して入力端子３１と３□に相補
な信−ｉｙ電圧゛が供給されると２組のＭＯＳ ＦＥ
Ｔ２０が交互にオンしてバイアス電圧■により出力端ｆ
４＋ と４２間に接続されたトランスＴ２を介して負荷
Ｒに増幅された出力が得られる。この場合、第１図の実
施例と同様に入力端子３．，３２と出力端子４１．４２
と間の入出力電力の位相差は極めて小さくなり、プッシ
ュプル動作時における電力損失が大幅に改良される。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能である。例えば第２図、第３図にお
いて、入力端子３及び出力端子４をそれぞれ２個に分割
した場合について説明したが、この端子数は限定せず、
入出力パッドとの接続線の長さ、断面形状が均一にでき
ればよい。また、上記実施例では入出力パッドと各端子
との接続はアルミニウム線により行ったが、その種類も
長さ、断面形状が均一であれば限定はされない。
、種々の変形が可能である。例えば第２図、第３図にお
いて、入力端子３及び出力端子４をそれぞれ２個に分割
した場合について説明したが、この端子数は限定せず、
入出力パッドとの接続線の長さ、断面形状が均一にでき
ればよい。また、上記実施例では入出力パッドと各端子
との接続はアルミニウム線により行ったが、その種類も
長さ、断面形状が均一であれば限定はされない。
［発明の効果］
以上詳述したようにこの発明によれば、入出力電力間の
電力損失を小さくする半導体装置を提供することができ
る。
電力損失を小さくする半導体装置を提供することができ
る。
第１図はこの発明に係る半導体装置の斜視図、第２図及
び第３図はそれぞれこの発明の他の実施例による斜視図
、第４図は第３図装置の応用例を示す等価回路図、第５
図は従来の半導体装置の斜視図、第６図は第５図の等価
回路図である。 １・・・ＭＯＳ ＦＥＴペレット、２・・・金属パッ
ケージ、３・・・入力電極、４・・・出力電極、５・・
・セラミック基板、６・・・人力パッド、７・・出力パ
ッド、８・・・アルミニウム配線。 出願人代理人 弁理士 鈴江武彦 第３図 第２図 第４図
び第３図はそれぞれこの発明の他の実施例による斜視図
、第４図は第３図装置の応用例を示す等価回路図、第５
図は従来の半導体装置の斜視図、第６図は第５図の等価
回路図である。 １・・・ＭＯＳ ＦＥＴペレット、２・・・金属パッ
ケージ、３・・・入力電極、４・・・出力電極、５・・
・セラミック基板、６・・・人力パッド、７・・出力パ
ッド、８・・・アルミニウム配線。 出願人代理人 弁理士 鈴江武彦 第３図 第２図 第４図
Claims (3)
- （１）ソースが共通に接続された複数のＭＯＳ型電界効
果型トランジスタを備え、一方面には接地電極が形成さ
れ、他方面には複数個の入力電極及び出力電極がそれぞ
れ配列して形成された半導体ペレットと、 基台部及びこの基台部と一体的に形成された溝部を有す
る凸部からなり、この溝部内に上記半導体ペレットの接
地電極が接着されることによりこの半導体ペレットが装
着される金属性の外囲器と、上記外囲器の凸部上の周辺
に設けられた絶縁性基板と、 上記絶縁性基板上に互いに対向するように接着され、上
記半導体ペレットの長辺の長さと同等もしくはそれ以上
の幅を持つ入力端子及び出力端子と、 上記入力端子及び出力端子それぞれと上記半導体ペレッ
トの入力電極及び出力電極それぞれとを接続する複数の
配線と、 を具備したことを特徴とする半導体装置。 - （２）前記入力端子及び出力端子のうち少なくとも入力
端子がその幅方向で複数の部分に分割されている請求項
１記載の半導体装置。 - （３）前記分割された端子が互いに電気的に分離されて
いる請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295413A JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295413A JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142154A true JPH02142154A (ja) | 1990-05-31 |
| JPH0573342B2 JPH0573342B2 (ja) | 1993-10-14 |
Family
ID=17820283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295413A Granted JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142154A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129143A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-11-22 JP JP63295413A patent/JPH02142154A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129143A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573342B2 (ja) | 1993-10-14 |
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