JPH0573342B2 - - Google Patents
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- JPH0573342B2 JPH0573342B2 JP63295413A JP29541388A JPH0573342B2 JP H0573342 B2 JPH0573342 B2 JP H0573342B2 JP 63295413 A JP63295413 A JP 63295413A JP 29541388 A JP29541388 A JP 29541388A JP H0573342 B2 JPH0573342 B2 JP H0573342B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置に係り、特に高周波電力
増幅用のMOS型電界効果トランジスタに関する。
増幅用のMOS型電界効果トランジスタに関する。
（従来の技術）
MOS型電界効果トランジスタは熱暴走しにく
い等の利点があり、複数のトランジスタの並列に
接続することによつて必要な出力電力を容易に確
保することができるため、電力増幅陽としてバイ
ポーラ型トランジスタに代わつて用いられるよう
になつてきた。
い等の利点があり、複数のトランジスタの並列に
接続することによつて必要な出力電力を容易に確
保することができるため、電力増幅陽としてバイ
ポーラ型トランジスタに代わつて用いられるよう
になつてきた。
第５図は高周波電力増幅用としてMOS型電界
効果トランジスタ（以下、MOS FETと称する）
を用いた従来の半導体装置の斜視図である。１１
はMOS FETペレツトであり、金属パツケージ
１２内に装着されている。１３は入力端子、１４
は出力端子であり、MOS FETペレツト１１に
設けられた入力パツド１５、出力パツド１６のそ
れぞれと複数の金属線１７によつて配線されてい
る。端子１３及び１４は絶縁基板１８によつて金
属パツケージ１２からは絶縁されている。また、
この入力端子１３及び出力端子１４以外の端子は
接地端子１９であり、金属パツケージ１２と導通
している。
効果トランジスタ（以下、MOS FETと称する）
を用いた従来の半導体装置の斜視図である。１１
はMOS FETペレツトであり、金属パツケージ
１２内に装着されている。１３は入力端子、１４
は出力端子であり、MOS FETペレツト１１に
設けられた入力パツド１５、出力パツド１６のそ
れぞれと複数の金属線１７によつて配線されてい
る。端子１３及び１４は絶縁基板１８によつて金
属パツケージ１２からは絶縁されている。また、
この入力端子１３及び出力端子１４以外の端子は
接地端子１９であり、金属パツケージ１２と導通
している。
上記構成の半導体装置の等価回路を第６図に示
す。上記MOS FETペレツト１１は複数のMOS
FET２０によつて構成されており、これらすべ
てのMOS FET２０のソースは共通に接続され
て接地されており、かつ何個かごとにゲート及び
ドレインがそれぞれ共通接続され、各共通ゲート
が前記パツド１５に、各共通ドレインが前記パツ
ド１６にそれぞれ接続されている。そして、各パ
ツド１５及び１６は前記各金属線１７によつて前
記入力端子１３、出力端子１４にそれぞれ共通に
接続されている。また、MOS FETペレツト１
１の共通ソースはペレツト裏面から接地電極とし
て取出され、第４図に示すように金属パツケージ
１２に接着される。
す。上記MOS FETペレツト１１は複数のMOS
FET２０によつて構成されており、これらすべ
てのMOS FET２０のソースは共通に接続され
て接地されており、かつ何個かごとにゲート及び
ドレインがそれぞれ共通接続され、各共通ゲート
が前記パツド１５に、各共通ドレインが前記パツ
ド１６にそれぞれ接続されている。そして、各パ
ツド１５及び１６は前記各金属線１７によつて前
記入力端子１３、出力端子１４にそれぞれ共通に
接続されている。また、MOS FETペレツト１
１の共通ソースはペレツト裏面から接地電極とし
て取出され、第４図に示すように金属パツケージ
１２に接着される。
ところで、従来装置では第５図に示すように入
力端子１３及び出力端子１４のそれぞれ両側に接
地端子１９を配置するようにしているので、両端
子１３，１４の幅は小さくなつている。これに対
し、ペレツト１１は、第６図に示すように、複数
個のMOS FET２０で構成されているため、そ
の幅は大きくなつている。また、ペレツト自体の
熱抵抗を低減させるためにもその幅を大きくする
必要がある。一方、MOS FETペレツト１１で
は、各MOS FET２０のペレツト内の位置に基
づく動作の不均一を避けるためと、金属線１７が
互いに重ならないようにするための目的から、入
力パツド１５及び出力パツド１６は図示のように
複数個に分けて配列されている。従つて、ペレツ
ト１１の入力パツド１５及び出力パツド１６と入
力端子１３及び出力端子１４とを接続する場合
に、パツド１５，１６の位置により、前記金属線
１７の長さに差が生じる。この結果、入出力電力
の位相差が発生して電力損失が生じる。この位相
差は周波数が高くなるほど大きくなり、これに伴
つて電力損失が増大する。
力端子１３及び出力端子１４のそれぞれ両側に接
地端子１９を配置するようにしているので、両端
子１３，１４の幅は小さくなつている。これに対
し、ペレツト１１は、第６図に示すように、複数
個のMOS FET２０で構成されているため、そ
の幅は大きくなつている。また、ペレツト自体の
熱抵抗を低減させるためにもその幅を大きくする
必要がある。一方、MOS FETペレツト１１で
は、各MOS FET２０のペレツト内の位置に基
づく動作の不均一を避けるためと、金属線１７が
互いに重ならないようにするための目的から、入
力パツド１５及び出力パツド１６は図示のように
複数個に分けて配列されている。従つて、ペレツ
ト１１の入力パツド１５及び出力パツド１６と入
力端子１３及び出力端子１４とを接続する場合
に、パツド１５，１６の位置により、前記金属線
１７の長さに差が生じる。この結果、入出力電力
の位相差が発生して電力損失が生じる。この位相
差は周波数が高くなるほど大きくなり、これに伴
つて電力損失が増大する。
（発明が解決しようとする課題）
従来装置では金属パツケージ以外に入出力端子
の両側に接地端子を設けるようにしているため
に、入出力端子の幅が狭くなり、ペレツト上の入
出力パツドと、入出力端子とを接続する金属線の
長さが不均一となり、この結果、入出力電力間に
位相差が発生し、電力損失が大きくなるという欠
点がある。
の両側に接地端子を設けるようにしているため
に、入出力端子の幅が狭くなり、ペレツト上の入
出力パツドと、入出力端子とを接続する金属線の
長さが不均一となり、この結果、入出力電力間に
位相差が発生し、電力損失が大きくなるという欠
点がある。
この発明は上記事情を考慮してなされたもので
あり、その目的は、半導体ペレツト上の電極パツ
ドと入出力端子との接続部分に生じる位相差を抑
え、入出力電力間の電力損失を小さくする半導体
装置を提供することにある。
あり、その目的は、半導体ペレツト上の電極パツ
ドと入出力端子との接続部分に生じる位相差を抑
え、入出力電力間の電力損失を小さくする半導体
装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は、ソースが共通に接続
された複数のMOS型電界効果型トランジスタを
備え、一方面は接地電極面となり、他方面は複数
個の入力電極及び出力電極がそれぞれ配列する半
導体ペレツト、基台部及びこの基台部と一体的に
形成された凸部からなり、上記凸部には上記半導
体ペレツトが装着される接地電極用の領域がある
金属性の外囲器と、上記凸部の周縁部上に固着さ
れた絶縁性基板と、上記絶縁性基板上において上
記半導体ペレツトの長辺の長さと同等、もしくは
それ以上の領域でこの半導体ペレツトの長辺に対
し互いに対向するように接着されそれぞれ端部ま
で同じ幅で伸びる入力端子及び出力端子と、上記
入力端子及び出力端子それぞれと上記半導体ペレ
ツトの入力電極と出力電極それぞれとを接続する
各配線距離が均等な複数の配線とから構成され
る。
された複数のMOS型電界効果型トランジスタを
備え、一方面は接地電極面となり、他方面は複数
個の入力電極及び出力電極がそれぞれ配列する半
導体ペレツト、基台部及びこの基台部と一体的に
形成された凸部からなり、上記凸部には上記半導
体ペレツトが装着される接地電極用の領域がある
金属性の外囲器と、上記凸部の周縁部上に固着さ
れた絶縁性基板と、上記絶縁性基板上において上
記半導体ペレツトの長辺の長さと同等、もしくは
それ以上の領域でこの半導体ペレツトの長辺に対
し互いに対向するように接着されそれぞれ端部ま
で同じ幅で伸びる入力端子及び出力端子と、上記
入力端子及び出力端子それぞれと上記半導体ペレ
ツトの入力電極と出力電極それぞれとを接続する
各配線距離が均等な複数の配線とから構成され
る。
（作用）
半導体ペレツトの裏面より接続を持つ金属パツ
ケージ自体のみを接地端子とし、他には接地端子
を持たない構成にすることにより、入出力端子が
幅広く取れる。これにより、ペレツト上の電極パ
ツドと入出力端子との接続線の長さを均等にし、
その部分での入出力電力の位相差を抑える。
ケージ自体のみを接地端子とし、他には接地端子
を持たない構成にすることにより、入出力端子が
幅広く取れる。これにより、ペレツト上の電極パ
ツドと入出力端子との接続線の長さを均等にし、
その部分での入出力電力の位相差を抑える。
（実施例）
以下、図面を参照してこの発明を実施例により
説明する。
説明する。
第１図はこの発明を高周波電力増幅用として
MOS型電界効果トランジスタ（以下、MOS
FETと称する）を用いた半導体装置に実施した
場合の斜視図である。１はMOS FETペレツト
である。また、２はCu系合金からなる金属パツ
ケージであり、両端部に取付け用の孔が設けられ
た基台部と、この基台部と一体的に形成され、ペ
レツト１が装着される溝を持つた凸部分から構成
されている。上記MOS FETペレツト１はこの
金属パツケージ２の溝内に納められ、Al−Si共
晶半田によつて接着されている。３は入力端子、
４は出力端子であり、パツケージ２の凸部分の周
辺上に接着されたセラミツク基板５上に互いに対
向するように、ろう付けにより接着されている。
この入出力端子３，４はMOS FETペレツト１
上に設けられた複数の入力パツド６、出力パツド
７のそれぞれとアルミニウム配線８によつて最短
距離で配線されている。
MOS型電界効果トランジスタ（以下、MOS
FETと称する）を用いた半導体装置に実施した
場合の斜視図である。１はMOS FETペレツト
である。また、２はCu系合金からなる金属パツ
ケージであり、両端部に取付け用の孔が設けられ
た基台部と、この基台部と一体的に形成され、ペ
レツト１が装着される溝を持つた凸部分から構成
されている。上記MOS FETペレツト１はこの
金属パツケージ２の溝内に納められ、Al−Si共
晶半田によつて接着されている。３は入力端子、
４は出力端子であり、パツケージ２の凸部分の周
辺上に接着されたセラミツク基板５上に互いに対
向するように、ろう付けにより接着されている。
この入出力端子３，４はMOS FETペレツト１
上に設けられた複数の入力パツド６、出力パツド
７のそれぞれとアルミニウム配線８によつて最短
距離で配線されている。
この発明の装置では周波数770MHz以上で出力
50Wを達成するため、MOS FETペレツト１は
幅（図中Ａ）が８mmのもの使用している。この
MOS FETペレツト１は、ソース電極は裏面か
ら取りだすソース接地型である。そこで、パツケ
ージ２が接地端子を兼ねており、他には接地端子
を設けていない。従つて、入力端子３、出力端子
４は共に幅広く取ることができる。従来、この幅
は3.2mm程度であつたが、ここではMOS FETペ
レツト１の幅（図中Ａ）よりも広い10mmの端子を
設けている。この入出力端子３，４とMOS
FETペレツト１上に設けられているパツド６，
７とをそれぞれ接続するアルミニウム配線８は同
じ長さ、断面形状の例えば直径50μｍのものを使
用する。
50Wを達成するため、MOS FETペレツト１は
幅（図中Ａ）が８mmのもの使用している。この
MOS FETペレツト１は、ソース電極は裏面か
ら取りだすソース接地型である。そこで、パツケ
ージ２が接地端子を兼ねており、他には接地端子
を設けていない。従つて、入力端子３、出力端子
４は共に幅広く取ることができる。従来、この幅
は3.2mm程度であつたが、ここではMOS FETペ
レツト１の幅（図中Ａ）よりも広い10mmの端子を
設けている。この入出力端子３，４とMOS
FETペレツト１上に設けられているパツド６，
７とをそれぞれ接続するアルミニウム配線８は同
じ長さ、断面形状の例えば直径50μｍのものを使
用する。
このように、パツケージ２以外は接地端子を設
けず、入出力端子を共に幅広い構成にすることに
より、MOS FETペレツト１の入出力パツド６，
７と入出力端子３，４とは同じ長さ、同じ断面形
状のアルミニウム配線８により接続することがで
きる。従つて、従来のような入出力電力の位相差
は極めて小さくなり、電力損失を防ぐことができ
る。
けず、入出力端子を共に幅広い構成にすることに
より、MOS FETペレツト１の入出力パツド６，
７と入出力端子３，４とは同じ長さ、同じ断面形
状のアルミニウム配線８により接続することがで
きる。従つて、従来のような入出力電力の位相差
は極めて小さくなり、電力損失を防ぐことができ
る。
上記実施例装置では従来装置と比較して周波数
700〜900MHzにおいて、出力電力が31.1％増加
し、ドレイン効率も28.0％の特性改善を達成する
ことができた。
700〜900MHzにおいて、出力電力が31.1％増加
し、ドレイン効率も28.0％の特性改善を達成する
ことができた。
第２図は他の実施例を示す斜視図であり、上記
入出力端子３，４をそれぞれ２個に分割したもの
である。この実施例では、入力端子３1と３2との
間及び出力端子４1と４2との間にはセラミツク基
板５とのろう付けの際に使用された金属膜（例え
ばAu）９が残存しており、分割された端子は互
いに導通している。このようにすれば１つの端子
の幅が小さくでき、装置への取付け、配線等の適
宜が図れる。しかも、第１図実施例と同様の効果
が得られる。
入出力端子３，４をそれぞれ２個に分割したもの
である。この実施例では、入力端子３1と３2との
間及び出力端子４1と４2との間にはセラミツク基
板５とのろう付けの際に使用された金属膜（例え
ばAu）９が残存しており、分割された端子は互
いに導通している。このようにすれば１つの端子
の幅が小さくでき、装置への取付け、配線等の適
宜が図れる。しかも、第１図実施例と同様の効果
が得られる。
第３図はこの発明のもう１つの他の実施例であ
り、上記第２図実施例の残存している金属膜（例
えばAu）９をその後の工程で除去し、セラミツ
ク基板５を露出させたものである。これにより、
入力端子３1と３2との間及び出力端子４1と４2と
の間は絶縁される。このようにすれば、例えば第
４図に示すようなプツシユプル増幅回路を構成す
るときの適宜が図れる。図示しないドライバーか
らトランスT1を介して入力端子３1と３2に相補な
信号電圧が供給されると２組のMOS FET２０
が交互にオンしてバイアス電圧Ｖにより出力端子
４1と４2間に接続されたトランスT2を介して負荷
Ｒに増幅された出力が得られる。この場合、第１
図の実施例と同様に入力端子３1，３2と出力端子
４1，４2と間の入出力電力の位相差は極めて小さ
くなり、プツシユプル動作時における電力損失が
大幅に改良される。
り、上記第２図実施例の残存している金属膜（例
えばAu）９をその後の工程で除去し、セラミツ
ク基板５を露出させたものである。これにより、
入力端子３1と３2との間及び出力端子４1と４2と
の間は絶縁される。このようにすれば、例えば第
４図に示すようなプツシユプル増幅回路を構成す
るときの適宜が図れる。図示しないドライバーか
らトランスT1を介して入力端子３1と３2に相補な
信号電圧が供給されると２組のMOS FET２０
が交互にオンしてバイアス電圧Ｖにより出力端子
４1と４2間に接続されたトランスT2を介して負荷
Ｒに増幅された出力が得られる。この場合、第１
図の実施例と同様に入力端子３1，３2と出力端子
４1，４2と間の入出力電力の位相差は極めて小さ
くなり、プツシユプル動作時における電力損失が
大幅に改良される。
なお、この発明は上記実施例に限定されるもの
ではなく、種々の変形が可能である。例えば第２
図、第３図において、入力端子３及び出力端子４
をそれぞれ２個に分割した場合について説明した
が、この端子数は限定せず、入出力パツドとの接
続線の長さ、断面形状が均一にできればよい。ま
た、上記実施例では入出力パツドと各端子との接
続はアルミニウム線により行つたが、その種類も
長さ、断面形状が均一であれば限定はされない。
ではなく、種々の変形が可能である。例えば第２
図、第３図において、入力端子３及び出力端子４
をそれぞれ２個に分割した場合について説明した
が、この端子数は限定せず、入出力パツドとの接
続線の長さ、断面形状が均一にできればよい。ま
た、上記実施例では入出力パツドと各端子との接
続はアルミニウム線により行つたが、その種類も
長さ、断面形状が均一であれば限定はされない。
［発明の効果］
以上詳述したようにこの発明によれば、入出力
電力間の電力損失を小さくする半導体装置を提供
することができる。
電力間の電力損失を小さくする半導体装置を提供
することができる。
第１図はこの発明に係る半導体装置の斜視図、
第２図及び第３図はそれぞれこの発明の他の実施
例による斜視図、第４図は第３図装置の応用例を
示す等価回路図、第５図は従来の半導体装置の斜
視図、第６図は第５図の等価回路図である。 １……MOS FETペレツト、２……金属パツ
ケージ、３……入力電極、４……出力電極、５…
…セラミツク基板、６……入力パツド、７……出
力パツド、８……アルミニウム配線。
第２図及び第３図はそれぞれこの発明の他の実施
例による斜視図、第４図は第３図装置の応用例を
示す等価回路図、第５図は従来の半導体装置の斜
視図、第６図は第５図の等価回路図である。 １……MOS FETペレツト、２……金属パツ
ケージ、３……入力電極、４……出力電極、５…
…セラミツク基板、６……入力パツド、７……出
力パツド、８……アルミニウム配線。
Claims (1)
- 【特許請求の範囲】 １ ソースが共通に接続された複数のMOS型電
界効果型トランジスタを備え、一方面は接地電極
面となり、他方面は複数個の入力電極及び出力電
極がそれぞれ配列する半導体ペレツトと、 基台部及びこの基台部と一体的に形成された凸
部からなり、上記凸部には上記半導体ペレツトが
接着される接地電極用の領域がある金属性の外囲
器と、 上記凸部の周縁部上に固着された絶縁性基板
と、 上記絶縁性基板上において上記半導体ペレツト
の長辺の長さと同等、もしくはそれ以上の領域で
この半導体ペレツトの長辺に対し互いに対向する
ように接着されそれぞれ端部まで同じ幅で伸びる
入力端子及び出力端子と、 上記入力端子及び出力端子それぞれと上記半導
体ペレツトの入力電極と出力電極それぞれとを接
続する各配線距離が均等な複数の配線と を具備したことを特徴とする半導体装置。 ２ 前記入力端子及び出力端子のうち少なくとも
入力端子がその幅方向で複数の部分に分割されて
いる請求項１記載の半導体装置。 ３ 前記分割された端子が互いに電気的に分離さ
れている請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295413A JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295413A JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142154A JPH02142154A (ja) | 1990-05-31 |
| JPH0573342B2 true JPH0573342B2 (ja) | 1993-10-14 |
Family
ID=17820283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295413A Granted JPH02142154A (ja) | 1988-11-22 | 1988-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142154A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129143A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-11-22 JP JP63295413A patent/JPH02142154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02142154A (ja) | 1990-05-31 |
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