JPH02143345A - ビットマップメモリへのビット演算書き込み方式 - Google Patents
ビットマップメモリへのビット演算書き込み方式Info
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- JPH02143345A JPH02143345A JP29776288A JP29776288A JPH02143345A JP H02143345 A JPH02143345 A JP H02143345A JP 29776288 A JP29776288 A JP 29776288A JP 29776288 A JP29776288 A JP 29776288A JP H02143345 A JPH02143345 A JP H02143345A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要］
グラフインクデイスプレィ装置の画像メモリなどとして
使用されるビットマツプメモリに書き込まれたデータに
対して、新たな書き込みデータとの間でビット演算を行
い再びビットマツプメモリに書き込む際のビット演算書
き込み方式に関し、複数個のメモリチップにより構成さ
れたビットマツプメモリに対し、演算回路を多数個設け
ることなく、且つ高速に演算を行ってビットマツプメモ
リに書き込むことのできるビットマツプメモリへのビッ
ト演算書き込み方式を提供することを目的とし、 ビットマツプメモリに対してアドレスを指定するアドレ
ス発生部と、前記ビットマツプメモリの読み書きのタイ
ミングのための信号を出力するタイミング制御部と、書
き込みデータを入力する占き込み入力ライン及び読口出
しデータを入力する読み出し入力ラインからそれぞれ入
力されたデータの間でビット演算を行って新しい書き込
みブタを出力ラインから出力する演算部と、前記演算部
の出力ラインと前記ビットマツプメモリの各メモリチッ
プのデータライン止の間に設けられたゲートと、前記ビ
ットマツプメモリの各メモリチップのデータラインと前
記演算部の読み出し入力ラインとの間に設けられたゲー
トと、を存し、前記アドレス発生部によりアドレス措定
されて前記ピッｉ・マツプメモリから読み出された読み
出しデータに対し、前記演算部によりビット演算を順次
行って同一のアトルスに書き込むように構成する。
使用されるビットマツプメモリに書き込まれたデータに
対して、新たな書き込みデータとの間でビット演算を行
い再びビットマツプメモリに書き込む際のビット演算書
き込み方式に関し、複数個のメモリチップにより構成さ
れたビットマツプメモリに対し、演算回路を多数個設け
ることなく、且つ高速に演算を行ってビットマツプメモ
リに書き込むことのできるビットマツプメモリへのビッ
ト演算書き込み方式を提供することを目的とし、 ビットマツプメモリに対してアドレスを指定するアドレ
ス発生部と、前記ビットマツプメモリの読み書きのタイ
ミングのための信号を出力するタイミング制御部と、書
き込みデータを入力する占き込み入力ライン及び読口出
しデータを入力する読み出し入力ラインからそれぞれ入
力されたデータの間でビット演算を行って新しい書き込
みブタを出力ラインから出力する演算部と、前記演算部
の出力ラインと前記ビットマツプメモリの各メモリチッ
プのデータライン止の間に設けられたゲートと、前記ビ
ットマツプメモリの各メモリチップのデータラインと前
記演算部の読み出し入力ラインとの間に設けられたゲー
トと、を存し、前記アドレス発生部によりアドレス措定
されて前記ピッｉ・マツプメモリから読み出された読み
出しデータに対し、前記演算部によりビット演算を順次
行って同一のアトルスに書き込むように構成する。
本発明は、グラフィックデイスプレィ装置の画像メモリ
などとして使用されるビットマツプメモリに害き込まれ
たデータに対して、新たな書き込みデータとの間でビッ
ト演算を行い再びビットマツプメモリに書き込む際のビ
ット演算書き込み方式に関する。
などとして使用されるビットマツプメモリに害き込まれ
たデータに対して、新たな書き込みデータとの間でビッ
ト演算を行い再びビットマツプメモリに書き込む際のビ
ット演算書き込み方式に関する。
近年、グラフィックデイスプレィ装置の高度な発達にと
もない、画面に表示された表示図形と新たな書き込みデ
ータとの間で各種演算を実施した後、再びその結果を表
示するという処理を高速に実行することが要求されてい
る。
もない、画面に表示された表示図形と新たな書き込みデ
ータとの間で各種演算を実施した後、再びその結果を表
示するという処理を高速に実行することが要求されてい
る。
（従来の技術）
従来より、グラフインクデイスプレィ装置には、表示図
形のデータを格納するためのビットマツプブレーン（ビ
ットマツプメモリ）が設けられている。
形のデータを格納するためのビットマツプブレーン（ビ
ットマツプメモリ）が設けられている。
ビットマツプブレーンへのアクセスは高速で行う必要が
あるため、ビットマツプブレーンを（ｎＸｎ）個のメモ
リチップ（ｎは自然数）で構成し、ｎ個のメモリチップ
に対して同時にアクセスすることにより、ビットマツプ
ブレーンに対する書き込み速度を向上させる手法が一般
に用いられている。
あるため、ビットマツプブレーンを（ｎＸｎ）個のメモ
リチップ（ｎは自然数）で構成し、ｎ個のメモリチップ
に対して同時にアクセスすることにより、ビットマツプ
ブレーンに対する書き込み速度を向上させる手法が一般
に用いられている。
一方、両面に表示された表示図形に新たな図形が書き込
まれた場合に、それらの図形の重なった部分の色を混合
し又は他の異なった色に変更するために、ビットマツプ
ブレーンに既に書き込まれているデータと新たな書き込
みデータとの間で各種の演算処理を行う必要がある。
まれた場合に、それらの図形の重なった部分の色を混合
し又は他の異なった色に変更するために、ビットマツプ
ブレーンに既に書き込まれているデータと新たな書き込
みデータとの間で各種の演算処理を行う必要がある。
ところが、従来においては、ビットマツプブレーンへの
書き込みとともにこのような演算を同時に行うために、
ｎ個又は（ｎＸｎ）個の演算回路を用いており、そのた
めスペース的及びコスト的に増大したものとなっていた
。
書き込みとともにこのような演算を同時に行うために、
ｎ個又は（ｎＸｎ）個の演算回路を用いており、そのた
めスペース的及びコスト的に増大したものとなっていた
。
また、ビットマツプブレーンに対するアクセスを、１回
につき１個のメモリチップとし、且つ演算回路も１個の
みとすれば、上述のような問題は発生しないが、書き込
み速度が低下し、高速性という点で問題が残る。
につき１個のメモリチップとし、且つ演算回路も１個の
みとすれば、上述のような問題は発生しないが、書き込
み速度が低下し、高速性という点で問題が残る。
本発明は、上述の問題に鑑み、（ｎＸｎ）個のように複
数個のメモリチップにより構成されたビットマツプメモ
リに対し、演算回路を多数個設けることなく、且つ高速
に演算を行ってビットマップメモリに書き込むことので
きるビットマツプメモリへのビット演算書き込み方式を
提供することを目的とする。
数個のメモリチップにより構成されたビットマツプメモ
リに対し、演算回路を多数個設けることなく、且つ高速
に演算を行ってビットマップメモリに書き込むことので
きるビットマツプメモリへのビット演算書き込み方式を
提供することを目的とする。
〔課題を解決するための手段］
本発明は、上述の課題を解決するため、第１図に示すよ
うに、複数個のメモリチップＭＯ−Ｍ１５で構成された
ビットマツプメモリＩ３へのビット演算書き込み方式で
あって、前記ビットマツプメモリ１３に対してアドレス
を指定するアドレス発生部１２と、前記ビットマツプメ
モリ１３の読み書きのタイミングのための信号を出力す
るタイミング制ｊｎ部１６と、書き込みデータＤＷを入
力する書き込み入力ラインＬＷ及び読み出しデータＤＲ
を入力する読み出し入力ラインＬＲからそれぞれ入力さ
れたデータの間でビット演算を行って新しい書き込みデ
ータＤＷＡを出力ライン１．０から出力する演算部１７
と、前記演算部】７の出力ラインＬＯと前記ビットマツ
プメモリ１３の各メモリチップＭＯ−Ｍ１５のデータラ
インＬＤとの間に設けられたゲー）ＧＯ−Ｇ１５と、前
記ビットマツプメモリ１３の各メモリチップＭＯ−Ｍ１
５のデータラインＬＤと前記演算部１７の読み出し入力
ラインＬＲとの間に設けられたゲートＢ。
うに、複数個のメモリチップＭＯ−Ｍ１５で構成された
ビットマツプメモリＩ３へのビット演算書き込み方式で
あって、前記ビットマツプメモリ１３に対してアドレス
を指定するアドレス発生部１２と、前記ビットマツプメ
モリ１３の読み書きのタイミングのための信号を出力す
るタイミング制ｊｎ部１６と、書き込みデータＤＷを入
力する書き込み入力ラインＬＷ及び読み出しデータＤＲ
を入力する読み出し入力ラインＬＲからそれぞれ入力さ
れたデータの間でビット演算を行って新しい書き込みデ
ータＤＷＡを出力ライン１．０から出力する演算部１７
と、前記演算部】７の出力ラインＬＯと前記ビットマツ
プメモリ１３の各メモリチップＭＯ−Ｍ１５のデータラ
インＬＤとの間に設けられたゲー）ＧＯ−Ｇ１５と、前
記ビットマツプメモリ１３の各メモリチップＭＯ−Ｍ１
５のデータラインＬＤと前記演算部１７の読み出し入力
ラインＬＲとの間に設けられたゲートＢ。
〜Ｂ１５と、ををし、前記アドレス発生部１２によりア
ドレス指定されて前記ビットマツプメモリ１３から読み
出された読み出しデータＤＲに対し、前記演算部１７に
よりビット演算を順次行って同一のアドレスに書き込む
ようにしたことを特徴として構成される。
ドレス指定されて前記ビットマツプメモリ１３から読み
出された読み出しデータＤＲに対し、前記演算部１７に
よりビット演算を順次行って同一のアドレスに書き込む
ようにしたことを特徴として構成される。
アドレス発生部１２は、メモリチップＭ０〜Ｍ１５をア
クセスするだめのアドレスを順次発生ずる。
クセスするだめのアドレスを順次発生ずる。
ビットマツプメモリ１３から順次読み出された読み出し
データＤＲは、ゲー１−ＢＯ−Ｂ１５及び書き込み入力
ラインＬＷを介して演算部１７に入力され、書き込み入
力ラインＬＷから同時に入力された書き込みデータＤＷ
とピッ］・演算が行われる。出力ラインＬＯから出力さ
れた演算結果である書き込みデータＤＷＡは、同一アド
レスのメモリチップＭＯ−Ｍ１５に順次書き込まれる。
データＤＲは、ゲー１−ＢＯ−Ｂ１５及び書き込み入力
ラインＬＷを介して演算部１７に入力され、書き込み入
力ラインＬＷから同時に入力された書き込みデータＤＷ
とピッ］・演算が行われる。出力ラインＬＯから出力さ
れた演算結果である書き込みデータＤＷＡは、同一アド
レスのメモリチップＭＯ−Ｍ１５に順次書き込まれる。
つまり、各メモリチップＭＯ−Ｍ１５からのコ売み出し
と書き込みデータＤＷＡの発生とが時間的にずれること
となり、全メモリチップＭ０〜Ｍ１５に対して演算部１
７が共用される。
と書き込みデータＤＷＡの発生とが時間的にずれること
となり、全メモリチップＭ０〜Ｍ１５に対して演算部１
７が共用される。
〔実施例］
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は、本発明に係るデイスプレィ装置１のブロック
図である。
図である。
デイスプレィ装置ｌは、図形データ格納部ｌｌ、図形デ
ータ解析部１２、ビットマツププレーン１３、表示制御
部１４、表示部１５、タイミング制御部１６、演算部１
７、及び、データ制御部１８などから構成されている。
ータ解析部１２、ビットマツププレーン１３、表示制御
部１４、表示部１５、タイミング制御部１６、演算部１
７、及び、データ制御部１８などから構成されている。
図形データ格納部１１には、種々の図形データがデータ
リストやプログラムなどの形式で格納されている。
リストやプログラムなどの形式で格納されている。
図形データ解析部１２は、図形データ格納部１１からの
図形データを解析し、その図形を表示するために必要な
画面上のドツトの座標位置データ（アドレス信号Ｓ１）
、及び属性データを１１１次発生する。図形データ解析
部１２は、タイミング制御部１６に対して演算選択信号
Ｓ２を出力する。
図形データを解析し、その図形を表示するために必要な
画面上のドツトの座標位置データ（アドレス信号Ｓ１）
、及び属性データを１１１次発生する。図形データ解析
部１２は、タイミング制御部１６に対して演算選択信号
Ｓ２を出力する。
図形データ解析部１２には、線や円弧などを描くのに必
要なドツトを高速で発生させるＤＤＡ （デジタルディ
ファレンシャルアナライザ）が含まれている。
要なドツトを高速で発生させるＤＤＡ （デジタルディ
ファレンシャルアナライザ）が含まれている。
ビットマツプブレーン１３は、ｌ１ｌ（４Ｘ４個）の読
み書き可能なメモリチップＭＯ−Ｍ＋、５から構成され
ており、図形データ解析部１２から出力されるアドレス
信号Ｓ１によってアドレス指定されてデータが書き込ま
れ、表示制御部１４からの読み出しアドレスによってデ
ータが読み出される。
み書き可能なメモリチップＭＯ−Ｍ＋、５から構成され
ており、図形データ解析部１２から出力されるアドレス
信号Ｓ１によってアドレス指定されてデータが書き込ま
れ、表示制御部１４からの読み出しアドレスによってデ
ータが読み出される。
それぞれのメモリチップＭＯ−ＭＩ５は、Ｉ？ＡＳ信号
Ｃローアクティブ）、ＣＡＳ信号（ローアクチイブ）、
ＷＥ倍信号ローアクティブ）が入力されることによって
、それぞれ単独にデータの読み書きが可能であり、また
、図形データ解析部１２から指定されたアドレスを当１
亥メモリチンフ゛Ｍ０〜Ｍ１５のアクセスが終了するま
で保持するためのアドレスランチ回路を存している。
Ｃローアクティブ）、ＣＡＳ信号（ローアクチイブ）、
ＷＥ倍信号ローアクティブ）が入力されることによって
、それぞれ単独にデータの読み書きが可能であり、また
、図形データ解析部１２から指定されたアドレスを当１
亥メモリチンフ゛Ｍ０〜Ｍ１５のアクセスが終了するま
で保持するためのアドレスランチ回路を存している。
ビットマツプブレーン１３のＸＹ平面上において、メモ
リチップＭ０〜Ｍ１５は、第３図に示されているように
、アドレス（０，０）からＸ方向に沿って、メモリチッ
プＭＯ１Ｍ１、Ｍ２、Ｍ３・・の順に割り当てられてい
る。また第３図において丸印が付されているドツトは、
図形データ解析部１２からのアドレス信号Ｓ１によって
書き込まれ、表示部１５の画面上で視覚可能なように描
画されていることを示す６例えば、アドレス（２１）に
は、メモリチップＭ６が割り当てられており、そのアド
レスには表示データが書き込まれており、このドツトは
画面上に表示される。
リチップＭ０〜Ｍ１５は、第３図に示されているように
、アドレス（０，０）からＸ方向に沿って、メモリチッ
プＭＯ１Ｍ１、Ｍ２、Ｍ３・・の順に割り当てられてい
る。また第３図において丸印が付されているドツトは、
図形データ解析部１２からのアドレス信号Ｓ１によって
書き込まれ、表示部１５の画面上で視覚可能なように描
画されていることを示す６例えば、アドレス（２１）に
は、メモリチップＭ６が割り当てられており、そのアド
レスには表示データが書き込まれており、このドツトは
画面上に表示される。
表示制御部１４は、表示のための読み出しアドレスを発
生し、ビットマツプブレーン１３から読み出した画像デ
ータをＤ／Ａ変換機器によってアナログ信号に変換し、
また必要に応じてルックアップテーブルにより色の階調
を調整し、表示部１５へ出力する。またビデオ用の各種
タイミング信号を作成する。
生し、ビットマツプブレーン１３から読み出した画像デ
ータをＤ／Ａ変換機器によってアナログ信号に変換し、
また必要に応じてルックアップテーブルにより色の階調
を調整し、表示部１５へ出力する。またビデオ用の各種
タイミング信号を作成する。
表示部１５は、表示制御部１４からの出力に応じて画面
上に図形又は文字などを表示する。
上に図形又は文字などを表示する。
タイミング制御部１６は、図形データ解析部１２からの
アドレス信号ＳｌＯ内の、Ｘアドレスの下位４ビツト、
Ｙアドレスの下位２ビツト、合計６ビツトをデコードし
、アドレス信号Ｓ１に対応するメモリチップＭ０〜Ｍ１
５を選択するとともに、図形データ解析部１２からの演
算選択信号Ｓ２を受け、且つクロックＣＫに同期して、
ＲＡＳ信号、ＣＡＳ信号、及びＷＥ倍信号それぞれのメ
モリチップＭＯ−Ｍ１５に出力し、制御信号ＲＤＧＯ−
ＲＤＧ１５をゲー）ＢＯ−８１５へ出力し、また演算部
１７へ演算制御信号Ｓ３を出力する。
アドレス信号ＳｌＯ内の、Ｘアドレスの下位４ビツト、
Ｙアドレスの下位２ビツト、合計６ビツトをデコードし
、アドレス信号Ｓ１に対応するメモリチップＭ０〜Ｍ１
５を選択するとともに、図形データ解析部１２からの演
算選択信号Ｓ２を受け、且つクロックＣＫに同期して、
ＲＡＳ信号、ＣＡＳ信号、及びＷＥ倍信号それぞれのメ
モリチップＭＯ−Ｍ１５に出力し、制御信号ＲＤＧＯ−
ＲＤＧ１５をゲー）ＢＯ−８１５へ出力し、また演算部
１７へ演算制御信号Ｓ３を出力する。
演算部１７は、図形データ解析部１２からの書き込みデ
ータＤＷを入力する書き込み入力ラインＬＷ、データ制
御部１８からの読み出しデータＤＲを入力する読み出し
入力ラインＬＲ１及び演算結果である書き込みデータＤ
ＷＡを出力する出力ラインＬＯを有し、入力されたそれ
ぞれのデータの間で、演算制御信号Ｓ３によって指定さ
れたビット演算を実行する。演算部１７による演算の種
類としては、例えば、ＡＮＤ、ＯＲ，ＥＸＯＲｌＮＯＴ
などが有り、また、演算を行わないときは、図形データ
解析部１２からの書き込みデータＤＷをそのまま出力す
る。
ータＤＷを入力する書き込み入力ラインＬＷ、データ制
御部１８からの読み出しデータＤＲを入力する読み出し
入力ラインＬＲ１及び演算結果である書き込みデータＤ
ＷＡを出力する出力ラインＬＯを有し、入力されたそれ
ぞれのデータの間で、演算制御信号Ｓ３によって指定さ
れたビット演算を実行する。演算部１７による演算の種
類としては、例えば、ＡＮＤ、ＯＲ，ＥＸＯＲｌＮＯＴ
などが有り、また、演算を行わないときは、図形データ
解析部１２からの書き込みデータＤＷをそのまま出力す
る。
データ制御部１８は、タイミング制御部１６からの各種
タイミング信号によってビットマツプブレーン１３から
順次読み出された読み出しデータＤＲ，及びビットマツ
プブレーン１３に実際に書き込む書き込みデータＤＷＡ
を制御し、演算部１７によって演算された演算結果を再
び同一のアドレスのメモリチップＭ０〜Ｍ１５に書き込
むように制御する。
タイミング信号によってビットマツプブレーン１３から
順次読み出された読み出しデータＤＲ，及びビットマツ
プブレーン１３に実際に書き込む書き込みデータＤＷＡ
を制御し、演算部１７によって演算された演算結果を再
び同一のアドレスのメモリチップＭ０〜Ｍ１５に書き込
むように制御する。
データ制御部１８は、演算部１７の出力ラインＬＯと各
メモリチップＭＯ−ＭＩ５のデータラインＬＤとの間に
設けられたゲートＧＯ〜０１５と、各メモリチップＭ０
〜Ｍ１５のデータラインＬＤと演算部１７の読み出し入
力ラインＬＲとの間に設けられたゲー）ＢＯ−８１５と
からなっている。
メモリチップＭＯ−ＭＩ５のデータラインＬＤとの間に
設けられたゲートＧＯ〜０１５と、各メモリチップＭ０
〜Ｍ１５のデータラインＬＤと演算部１７の読み出し入
力ラインＬＲとの間に設けられたゲー）ＢＯ−８１５と
からなっている。
このゲートＢ０〜Ｂ］５は、メモリチップＭ０〜ＭＩ５
からのデータが演算部１７に入力される場合に、他のメ
モリチップＭＯ−Ｍ１５からのデータと干渉しないよう
にするためのものである。
からのデータが演算部１７に入力される場合に、他のメ
モリチップＭＯ−Ｍ１５からのデータと干渉しないよう
にするためのものである。
ゲートＧＯ−Ｃ；１５は、タイミング制御部１６からの
ＷＥ倍信号アクティブになったときに開き、演算部１７
の出力ラインＬＯからの書き込みデータＤＷＡを、富亥
当するメモリチップＭＯ−Ｍ１．５のデータラインＬＤ
に入力する。
ＷＥ倍信号アクティブになったときに開き、演算部１７
の出力ラインＬＯからの書き込みデータＤＷＡを、富亥
当するメモリチップＭＯ−Ｍ１．５のデータラインＬＤ
に入力する。
次に、上述のように構成されたデイスプレィ装置１の動
作について、第１図乃至第４図を参照しつつ説明する。
作について、第１図乃至第４図を参照しつつ説明する。
第２図は、第３図に示すメモリチップＭ０〜Ｍ１５に措
画するときのタイミングを表したタイミング図である。
画するときのタイミングを表したタイミング図である。
図形データ解析部１２からは、アドレス（ＸＹ）を指定
するアドレス信号ＳｌがクロックＣＫに同期して１頼次
出力される０発生するアドレス（Ｘ、Ｙ）は、（２，１
）、（３，１）、（４２）・・・となる。
するアドレス信号ＳｌがクロックＣＫに同期して１頼次
出力される０発生するアドレス（Ｘ、Ｙ）は、（２，１
）、（３，１）、（４２）・・・となる。
アドレス（２，１）では、メモリチップＭ６がアクセス
されるので、タイミング制御部１６からのＲＡＳ６信号
（数字の６はメモリチップＭ６に対する信号であること
を示す、以下同じ、）及びＣＡＳ６信号が順次アクティ
ブとなり、メモリチップ゛Ｍ６からの読み出しデータＤ
Ｒが、データラインＬＤ及びゲートＢ５を介して演算部
１７の読み出し入力ラインＬＲに入力される。
されるので、タイミング制御部１６からのＲＡＳ６信号
（数字の６はメモリチップＭ６に対する信号であること
を示す、以下同じ、）及びＣＡＳ６信号が順次アクティ
ブとなり、メモリチップ゛Ｍ６からの読み出しデータＤ
Ｒが、データラインＬＤ及びゲートＢ５を介して演算部
１７の読み出し入力ラインＬＲに入力される。
ｆ４算部１７は、この読み出しデータＤＲと、これと同
時に書き込み入力ラインＬＷから入力されている書き込
みデータＤＷとの間で、演算制御信号Ｓ３によって指定
されたビット演算を実行し、その結果である書き込みデ
ータＤＷＡを出力ラインＬＯから出力する。
時に書き込み入力ラインＬＷから入力されている書き込
みデータＤＷとの間で、演算制御信号Ｓ３によって指定
されたビット演算を実行し、その結果である書き込みデ
ータＤＷＡを出力ラインＬＯから出力する。
ＷＥ６信号がアクティブになると、メモリチップＭ６は
書き込み動作になるとともに、書き込みデータＤＷＡが
ゲートＧ６を介してメモリチップＭ６のデータラインＬ
Ｄに入力されて書き込まれる。
書き込み動作になるとともに、書き込みデータＤＷＡが
ゲートＧ６を介してメモリチップＭ６のデータラインＬ
Ｄに入力されて書き込まれる。
次のアドレス（３，１）では、メモリチップＭ７がアク
セスされるので、上述と同様に、ＲＡＳ７信号及びＣＡ
Ｓ７信号が順次アクティブとなり、メモリチップＭ７か
らの読み出しデータＤＲが、データラインＬＤ及びゲー
）Ｂ７を介して演算部１７の読み出し入力ラインＬＲに
入力され、次の書き込みデータＤＷとの間で演算が行わ
れ、演算された書き込みデータＤＷＡがメモリチップＭ
７に書き込まれる。
セスされるので、上述と同様に、ＲＡＳ７信号及びＣＡ
Ｓ７信号が順次アクティブとなり、メモリチップＭ７か
らの読み出しデータＤＲが、データラインＬＤ及びゲー
）Ｂ７を介して演算部１７の読み出し入力ラインＬＲに
入力され、次の書き込みデータＤＷとの間で演算が行わ
れ、演算された書き込みデータＤＷＡがメモリチップＭ
７に書き込まれる。
このようにして、メモリチップＭＯ−Ｍ１５から順次読
み出しデータＤＲが出力されるとともに、演算部１７に
よって順次演算が行われ、演算された書き込みデータＤ
ＷＡが同一ア１゛レスのメモリチップＭ０〜ＭＩ５に順
次書き込まれる。したがって、各メモリチップＭＯ−Ｍ
１５からの読み出しと書き込みデータｌ） Ｗ Ａの発
生とが時間的にずれることとなり、全メモリチップＭＯ
−ＭＩ５に対して演算部１７が共用される。
み出しデータＤＲが出力されるとともに、演算部１７に
よって順次演算が行われ、演算された書き込みデータＤ
ＷＡが同一ア１゛レスのメモリチップＭ０〜ＭＩ５に順
次書き込まれる。したがって、各メモリチップＭＯ−Ｍ
１５からの読み出しと書き込みデータｌ） Ｗ Ａの発
生とが時間的にずれることとなり、全メモリチップＭＯ
−ＭＩ５に対して演算部１７が共用される。
各メモリチップＭ０〜Ｍ１５へのアクセスは、第４図に
示すように、それぞれ図形データ解析部１２のアドレス
信号３１によってアドレスが指定されたときから４クロ
ック以内に終了し、５クロンク目には元のタイミングに
戻るので、見掛は上４クロックの間において４個のメモ
リチップを同時にアクセスしていることとなり、演算部
１７が１個のみであるにもかかわらず、図形データ解析
部１２からのアドレス信号３１によるア１゛レス発生速
度に対応した高速の演算処理が行える。
示すように、それぞれ図形データ解析部１２のアドレス
信号３１によってアドレスが指定されたときから４クロ
ック以内に終了し、５クロンク目には元のタイミングに
戻るので、見掛は上４クロックの間において４個のメモ
リチップを同時にアクセスしていることとなり、演算部
１７が１個のみであるにもかかわらず、図形データ解析
部１２からのアドレス信号３１によるア１゛レス発生速
度に対応した高速の演算処理が行える。
上述の実施例においては、１６個のメモリチップＭ０〜
Ｍ １．５によってビットマツプブレーン１３を構成し
た例について説明したが、例えば３×３個や４×５個な
ど他のメモリチップ構成のビットマツプブレーン１３に
対しても同様に適用可能でる。またビットマツプブレー
ン１３の構成に応じて、タイミング制御部１６やデータ
制御部１８の構成を種々変更することができる。
Ｍ １．５によってビットマツプブレーン１３を構成し
た例について説明したが、例えば３×３個や４×５個な
ど他のメモリチップ構成のビットマツプブレーン１３に
対しても同様に適用可能でる。またビットマツプブレー
ン１３の構成に応じて、タイミング制御部１６やデータ
制御部１８の構成を種々変更することができる。
上述の実施例において、各部の構成及び各種信号のタイ
ミングや構成は、上述した以外に種々追加又は変更する
ことが可能である。
ミングや構成は、上述した以外に種々追加又は変更する
ことが可能である。
本発明によると、複数個のメモリチップにより構成され
たビットマツプメモリに対し、演算部を多数個設けるこ
となく、且つ高速に演算を行ってビットマンツブメモリ
に書き込むことができる。
たビットマツプメモリに対し、演算部を多数個設けるこ
となく、且つ高速に演算を行ってビットマンツブメモリ
に書き込むことができる。
したがって、ハードウェア構成の簡略化とコスト低減、
及び演算書き込み処理の高速化に対して寄与するところ
が大きい。
及び演算書き込み処理の高速化に対して寄与するところ
が大きい。
第１図は本発明に係るデイスプレィ装；ηのブロック図
、 第２図は各部の信号のタイミング図、 第３図はメモリチップ配列と描画例を示す図、第４図は
第３図に示すメモリチップ配列に対するベクトル描画時
のメモリチップのアクセス状態を示す図である。 図において、 １２は図形データ解析部（アドレス発生部）、１３はビ
ノトマノフ゛フ゛レーン（ビットマツプメモリ）、 １６はタイミング制御部、 １７は演算部、 Ｍ０〜Ｍ１５・・・メモリチンフ゛、 ＧＯ〜０１５・・・ゲート・、 ＢＯ−８１５・・・ゲート、 Ｌ、 Ｒ・・・読み出し入力ライン、 ＬＷ・・・古き込み入力ライン、 ■、０・・・出力ライン、 ＤＲ・・・読み出しデータ、 ＤＷ・・・書き込みデータ、 ＤＷＡ・・・新しい書き込みデータ、 （＞ｋ−３区）
、 第２図は各部の信号のタイミング図、 第３図はメモリチップ配列と描画例を示す図、第４図は
第３図に示すメモリチップ配列に対するベクトル描画時
のメモリチップのアクセス状態を示す図である。 図において、 １２は図形データ解析部（アドレス発生部）、１３はビ
ノトマノフ゛フ゛レーン（ビットマツプメモリ）、 １６はタイミング制御部、 １７は演算部、 Ｍ０〜Ｍ１５・・・メモリチンフ゛、 ＧＯ〜０１５・・・ゲート・、 ＢＯ−８１５・・・ゲート、 Ｌ、 Ｒ・・・読み出し入力ライン、 ＬＷ・・・古き込み入力ライン、 ■、０・・・出力ライン、 ＤＲ・・・読み出しデータ、 ＤＷ・・・書き込みデータ、 ＤＷＡ・・・新しい書き込みデータ、 （＞ｋ−３区）
Claims (1)
- （１）複数個のメモリチップ（Ｍ０〜Ｍ１５）で構成さ
れたビットマップメモリ（１３）へのビット演算書き込
み方式であって、 前記ビットマップメモリ（１３）に対して アドレスを指定するアドレス発生部（１２）と、 前記ビットマップメモリ（１３）の読み書 きのタイミングのための信号を出力するタイミング制御
部（１６）と、 書き込みデータ（ＤＷ）を入力する書き込 み入力ライン（ＬＷ）及び読み出しデータ （ＤＲ）を入力する読み出し入力ライン（ＬＲ）からそ
れぞれ入力されたデータの間でビット演算を行って新し
い書き込みデータ（ＤＷＡ）を出力ライン（ＬＯ）から
出力する演算部（１７）と、 前記演算部（１７）の出力ライン（ＬＯ） と前記ビットマップメモリ（１３）の各メモリチップ（
Ｍ０〜Ｍ１５）のデータライン （ＬＤ）との間に設けられたゲート（Ｇ０〜Ｇ１５）と
、 前記ビットマップメモリ（１３）の各メモ リチップ（Ｍ０〜Ｍ１５）のデータライン （ＬＤ）と前記演算部（１７）の読み出し入力ライン（
ＬＲ）との関に設けられたゲート（Ｂ０〜Ｂ１５）と、 を有し、 前記アドレス発生部（１２）によりアドレ ス指定されて前記ビットマップメモリ（１ ３）から読み出された読み出しデータ（Ｄ Ｒ）に対し、前記演算部（１７）によりビット演算を順
次行って同一のアドレスに書き込むようにした、 ことを特徴とするビットマップメモリへの ビット演算書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29776288A JPH02143345A (ja) | 1988-11-24 | 1988-11-24 | ビットマップメモリへのビット演算書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29776288A JPH02143345A (ja) | 1988-11-24 | 1988-11-24 | ビットマップメモリへのビット演算書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143345A true JPH02143345A (ja) | 1990-06-01 |
Family
ID=17850845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29776288A Pending JPH02143345A (ja) | 1988-11-24 | 1988-11-24 | ビットマップメモリへのビット演算書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239935A (ja) * | 1991-01-24 | 1992-08-27 | Fujitsu Ltd | ビットマップメモリの制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214942A (ja) * | 1982-06-09 | 1983-12-14 | Toshiba Corp | 記憶装置 |
| JPS6011969A (ja) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | 論理演算機構付メモリ装置 |
-
1988
- 1988-11-24 JP JP29776288A patent/JPH02143345A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214942A (ja) * | 1982-06-09 | 1983-12-14 | Toshiba Corp | 記憶装置 |
| JPS6011969A (ja) * | 1983-07-01 | 1985-01-22 | Mitsubishi Electric Corp | 論理演算機構付メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239935A (ja) * | 1991-01-24 | 1992-08-27 | Fujitsu Ltd | ビットマップメモリの制御装置 |
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