JPH04239935A - ビットマップメモリの制御装置 - Google Patents
ビットマップメモリの制御装置Info
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- JPH04239935A JPH04239935A JP3006915A JP691591A JPH04239935A JP H04239935 A JPH04239935 A JP H04239935A JP 3006915 A JP3006915 A JP 3006915A JP 691591 A JP691591 A JP 691591A JP H04239935 A JPH04239935 A JP H04239935A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリの制御装置に関し
、特にビットマップメモリの制御装置に関するものであ
る。
、特にビットマップメモリの制御装置に関するものであ
る。
【０００２】
【従来技術】コンピュータで作成された図形データは、
ＤＤＡ（ディジタル微分解析器）等の上位の制御装置で
ベクトルデータに変換されるとともにベクトルを構成す
る各ドットに対応するデータをビットマップメモリに一
旦収納して表示装置で表示したり、あるいはプリンタで
印刷するようになっている。
ＤＤＡ（ディジタル微分解析器）等の上位の制御装置で
ベクトルデータに変換されるとともにベクトルを構成す
る各ドットに対応するデータをビットマップメモリに一
旦収納して表示装置で表示したり、あるいはプリンタで
印刷するようになっている。
【０００３】ビットマップメモリは表示あるいは印刷さ
れる図形と同じ状態のドットデータを記憶させるもので
あるから、そのデータ量は尨大となり、特に近年のよう
に表示装置あるいはプリンタの高密化、大型化が進むと
、更にその傾向が強くなる。従って、ビットマップメモ
リとしては大容量のダイナミックメモリが用いられてい
るが、ダイナミックメモリを用いたときにはメモリサイ
クルが長くなり、ＤＤＡより転送されてくるドットデー
タの転送速度と、上記ビットマップメモリへの書き込み
速度との整合がとれなくなる。そこで、ビットマップメ
モリを複数のメモリ素子Ｍｋ（ｋは１６ビットの０〜Ｆ
を用いるが、以下特に必要がある場合を除いて符号ｋを
用いる）で構成し、上記のように１メモリサイクルに発
生する複数個のドットデータをビットマップメモリを構
成する複数個のメモリ素子に振り分ける必要がある。
れる図形と同じ状態のドットデータを記憶させるもので
あるから、そのデータ量は尨大となり、特に近年のよう
に表示装置あるいはプリンタの高密化、大型化が進むと
、更にその傾向が強くなる。従って、ビットマップメモ
リとしては大容量のダイナミックメモリが用いられてい
るが、ダイナミックメモリを用いたときにはメモリサイ
クルが長くなり、ＤＤＡより転送されてくるドットデー
タの転送速度と、上記ビットマップメモリへの書き込み
速度との整合がとれなくなる。そこで、ビットマップメ
モリを複数のメモリ素子Ｍｋ（ｋは１６ビットの０〜Ｆ
を用いるが、以下特に必要がある場合を除いて符号ｋを
用いる）で構成し、上記のように１メモリサイクルに発
生する複数個のドットデータをビットマップメモリを構
成する複数個のメモリ素子に振り分ける必要がある。
【０００４】まず、図５はビットマップメモリ１のアド
レスＡｄ（Ｘ，Ｙ）をビットマップメモリ１を構成する
各メモリ素子Ｍｋに割り付けた状態を示すものであり、
図６はＤＤＡより転送されるアドレスをビットマップメ
モリ空間の基本サイズを構成する複数のメモリ素子Ｍｋ
に振り分けるための制御装置を示すものである。上記図
５におけるアドレスＡｄの割り付けは１のメモリサイク
ルにＤＤＡより４個のアドレスＡｄが形成されること及
び、同一メモリサイクルに同一のメモリ素子Ｍｋを２重
にアクセスしないことを条件として行われており、例え
ばアドレスＡｄ（１，１）はメモリ素子Ｍ５ に割り付
けられており、アドレスＡｄ（Ａ，３）はメモリ素子Ｍ
６ に割り付けられている。
レスＡｄ（Ｘ，Ｙ）をビットマップメモリ１を構成する
各メモリ素子Ｍｋに割り付けた状態を示すものであり、
図６はＤＤＡより転送されるアドレスをビットマップメ
モリ空間の基本サイズを構成する複数のメモリ素子Ｍｋ
に振り分けるための制御装置を示すものである。上記図
５におけるアドレスＡｄの割り付けは１のメモリサイク
ルにＤＤＡより４個のアドレスＡｄが形成されること及
び、同一メモリサイクルに同一のメモリ素子Ｍｋを２重
にアクセスしないことを条件として行われており、例え
ばアドレスＡｄ（１，１）はメモリ素子Ｍ５ に割り付
けられており、アドレスＡｄ（Ａ，３）はメモリ素子Ｍ
６ に割り付けられている。
【０００５】このようにビットマップメモリに与えられ
るアドレスＡｄは、Ｘ方向１６、Ｙ方向４のドットで１
単位となる大区画ＥＬ を規定する部分、Ｘ方向４、Ｙ
方向４のドットで１単位となる小区画ＥＳ を規定する
部分、更に小区画ＥＳ 内での各ドット位置を規定する
部分とに分けることができ、１０２４×１０２４ドット
の表示空間を表すことができるＸ方向、Ｙ方向それぞれ
１０ビットのアドレスＡｄを考えると、Ｘ方向アドレス
では下位２ビットが小区画ＥＳ 内でのドット位置を規
定するアドレスとなり、次の２ビットが小区画ＥＳ を
、また上位の６ビットが大区画ＥＬを規定することにな
る。また、Ｙ方向アドレスでは上位の３〜１０ビットで
小区画ＥＳ 及び大区画ＥＬ を規定するアドレスとな
る。
るアドレスＡｄは、Ｘ方向１６、Ｙ方向４のドットで１
単位となる大区画ＥＬ を規定する部分、Ｘ方向４、Ｙ
方向４のドットで１単位となる小区画ＥＳ を規定する
部分、更に小区画ＥＳ 内での各ドット位置を規定する
部分とに分けることができ、１０２４×１０２４ドット
の表示空間を表すことができるＸ方向、Ｙ方向それぞれ
１０ビットのアドレスＡｄを考えると、Ｘ方向アドレス
では下位２ビットが小区画ＥＳ 内でのドット位置を規
定するアドレスとなり、次の２ビットが小区画ＥＳ を
、また上位の６ビットが大区画ＥＬを規定することにな
る。また、Ｙ方向アドレスでは上位の３〜１０ビットで
小区画ＥＳ 及び大区画ＥＬ を規定するアドレスとな
る。
【０００６】このようにアドレスが各メモリ素子Ｍｋに
割り付けされた状態で図３（ａ）に示すようにアドレス
（３，２）〜（Ａ，９）に至る直線に対応するベクトル
データをメモリ素子Ｍｋに書き込もうとする場合、ＤＤ
Ａ等の上位の制御装置より、アドレスＡｄは図３（ｂ）
、図７（ａ）に示すように、最初のメモリサイクルに４
個のアドレスＡｄ〔（３，２）、（４，３），（５，４
），（６，５）〕が、また次のメモリサイクルにはアド
レスＡｄ〔（７，６）、（８，７），（９，８），（Ａ
，９）〕が図３（ｃ）に示すクロックＣＬに同期して転
送される。このようにＤＤＡ等より得られる最初のアド
レス例えば（３，２）の３ビットより上位ビット（小区
画ＥＳ を特定するビット、但しここでは大区画ＥＬ
を特定するビットも含んでいる）が１メモリサイクルに
同期して得られるアドレスラッチクロックＡｒ（図７（
ｂ））によって、図６に示すレジスタ１１にラッチされ
る（図７（ｃ））。
割り付けされた状態で図３（ａ）に示すようにアドレス
（３，２）〜（Ａ，９）に至る直線に対応するベクトル
データをメモリ素子Ｍｋに書き込もうとする場合、ＤＤ
Ａ等の上位の制御装置より、アドレスＡｄは図３（ｂ）
、図７（ａ）に示すように、最初のメモリサイクルに４
個のアドレスＡｄ〔（３，２）、（４，３），（５，４
），（６，５）〕が、また次のメモリサイクルにはアド
レスＡｄ〔（７，６）、（８，７），（９，８），（Ａ
，９）〕が図３（ｃ）に示すクロックＣＬに同期して転
送される。このようにＤＤＡ等より得られる最初のアド
レス例えば（３，２）の３ビットより上位ビット（小区
画ＥＳ を特定するビット、但しここでは大区画ＥＬ
を特定するビットも含んでいる）が１メモリサイクルに
同期して得られるアドレスラッチクロックＡｒ（図７（
ｂ））によって、図６に示すレジスタ１１にラッチされ
る（図７（ｃ））。
【０００７】このようにレジスタ１１にラッチされた小
区画アドレスＡｓは、各メモリ素子Ｍｋに対応して設け
られたセレクタ１２ｋ（ｋ：メモリ素子Ｍに付したサフ
ィックスに対応する）に入力される。この各セレクタ１
２ｋには起点を表す起点信号Ｓｔと直線の方向を指示す
る方向信号Ｓｄが別途入力されており、ここで図８に示
すように加算値が選択される。
区画アドレスＡｓは、各メモリ素子Ｍｋに対応して設け
られたセレクタ１２ｋ（ｋ：メモリ素子Ｍに付したサフ
ィックスに対応する）に入力される。この各セレクタ１
２ｋには起点を表す起点信号Ｓｔと直線の方向を指示す
る方向信号Ｓｄが別途入力されており、ここで図８に示
すように加算値が選択される。
【０００８】すなわち、前記のように例えばアドレスＡ
ｄ（３，２）を起点Ｐｔとして図３（ａ）に示す方向に
ドットを描こうとする場合、起点信号Ｓｔと方向信号Ｓ
ｄに基づいて、そのドットの属する小区画Ｅｓが上記起
点Ｐｔの属する小区画Ｅｓ（０，０）〔括弧内は小区画
アドレスＡｓ〕と同じであればＸ方向、Ｙ方向の加算値
０が選択され、異なる場合には方向信号Ｓｄに応じてＸ
方向及び又はＹ方向の加算値１又は−１が選択される。 従って、上記図７の例の場合アドレスＡｄ（３，２）に
対応するセレクタ１２Ｂ （メモリ素子ＭＢ に対応）
で〔０，０〕が選択されて加算器１３Ｂ に出力される
。加算器１３ｋ（もちろん加算器１３Ｂ を含む）には
上記レジスタ１１よりのＸ方向、Ｙ方向の小区画アドレ
スＡｓが入力されており、これによって加算器１３Ｂ
では起点Ｐｔの属する小区画Ｅｓに対応する小区画アド
レスＡｓ（０，０）のＸ，Ｙ両方向にそれぞれ０が加え
られて、アドレス（３，２）に対応するメモリ素子ＭＢ
に小区画アドレスＡｓ（０，０）が与えられる。
ｄ（３，２）を起点Ｐｔとして図３（ａ）に示す方向に
ドットを描こうとする場合、起点信号Ｓｔと方向信号Ｓ
ｄに基づいて、そのドットの属する小区画Ｅｓが上記起
点Ｐｔの属する小区画Ｅｓ（０，０）〔括弧内は小区画
アドレスＡｓ〕と同じであればＸ方向、Ｙ方向の加算値
０が選択され、異なる場合には方向信号Ｓｄに応じてＸ
方向及び又はＹ方向の加算値１又は−１が選択される。 従って、上記図７の例の場合アドレスＡｄ（３，２）に
対応するセレクタ１２Ｂ （メモリ素子ＭＢ に対応）
で〔０，０〕が選択されて加算器１３Ｂ に出力される
。加算器１３ｋ（もちろん加算器１３Ｂ を含む）には
上記レジスタ１１よりのＸ方向、Ｙ方向の小区画アドレ
スＡｓが入力されており、これによって加算器１３Ｂ
では起点Ｐｔの属する小区画Ｅｓに対応する小区画アド
レスＡｓ（０，０）のＸ，Ｙ両方向にそれぞれ０が加え
られて、アドレス（３，２）に対応するメモリ素子ＭＢ
に小区画アドレスＡｓ（０，０）が与えられる。
【０００９】また、これと同じ要領で次のアドレスＡｄ
（４，３）に対応するセレクタ１２ｏ （メモリ素子Ｍ
０ に対応）で、図８に示すＸ方向，Ｙ方向の加算数〔
１，０〕が出力されるとともに、加算器１３０ で起点
Ｐｔの属する小区画Ｅｓに対応する小区画アドレスＡｓ
（０，０）のＸ，Ｙ両方向に加算数〔１，０〕が加えら
れ、アドレスＡｄ（４，３）に対応するメモリ素子ＭＯ
に小区画アドレスＡｓ（１，０）が与えられる。以上
のような手順で各アドレスＡｄに対応する各メモリ素子
Ｍｋとそのアクセスすべきアドレスが形成される（図７
（ｄ）→（ｅ））。
（４，３）に対応するセレクタ１２ｏ （メモリ素子Ｍ
０ に対応）で、図８に示すＸ方向，Ｙ方向の加算数〔
１，０〕が出力されるとともに、加算器１３０ で起点
Ｐｔの属する小区画Ｅｓに対応する小区画アドレスＡｓ
（０，０）のＸ，Ｙ両方向に加算数〔１，０〕が加えら
れ、アドレスＡｄ（４，３）に対応するメモリ素子ＭＯ
に小区画アドレスＡｓ（１，０）が与えられる。以上
のような手順で各アドレスＡｄに対応する各メモリ素子
Ｍｋとそのアクセスすべきアドレスが形成される（図７
（ｄ）→（ｅ））。
【００１０】このとき、直線上にない１メモリサイクル
での書き込み可能な図８に破線で囲んだエリアＥｔ内の
各ドットに対応するセレクタ１２ｋでも−１、０、＋１
のいずれかが出力され、加算器１３ｋで上記のように加
算されて各メモリ素子Ｍｋのアドレスが形成される。一
方、上記アドレスの中、Ｘ方向の下位４ビットとＹ方向
の下位２ビットの計６ビットがライト信号発生器１４に
入力され、ここで該６ビットがデコードされて、図７（
ｇ）に示すように対応するメモリ素子Ｍｋが選択され、
図７（ｆ）に示すようにアドレスラッチクロックＡｒに
よって次のメモリサイクル（次の４つのアドレスの出力
する間）でレジスタ１５にラッチされる。そして、この
レジスタ１５の出力であるライト信号Ｓｗと上記加算器
１３ｋの形成したアドレスで図７（ｆ）に示すように所
定のメモリ素子Ｍｋにライトアクセスするようになって
いる。
での書き込み可能な図８に破線で囲んだエリアＥｔ内の
各ドットに対応するセレクタ１２ｋでも−１、０、＋１
のいずれかが出力され、加算器１３ｋで上記のように加
算されて各メモリ素子Ｍｋのアドレスが形成される。一
方、上記アドレスの中、Ｘ方向の下位４ビットとＹ方向
の下位２ビットの計６ビットがライト信号発生器１４に
入力され、ここで該６ビットがデコードされて、図７（
ｇ）に示すように対応するメモリ素子Ｍｋが選択され、
図７（ｆ）に示すようにアドレスラッチクロックＡｒに
よって次のメモリサイクル（次の４つのアドレスの出力
する間）でレジスタ１５にラッチされる。そして、この
レジスタ１５の出力であるライト信号Ｓｗと上記加算器
１３ｋの形成したアドレスで図７（ｆ）に示すように所
定のメモリ素子Ｍｋにライトアクセスするようになって
いる。
【００１１】尚、下記の表１は図５を簡略化したライト
信号発生器１４でのデコード方法を示す真理値表である
。表１において、ＸはＸ方向の下位ビットＸ１ 、Ｘ０
を示し、ＺはＹ方向の下位２ビットＹ１ 、Ｙ０ と
Ｘ方向の下位４ビット目及び３ビット目Ｘ３ 、Ｘ２
を加算して得られる和の下位２ビットを示す。
信号発生器１４でのデコード方法を示す真理値表である
。表１において、ＸはＸ方向の下位ビットＸ１ 、Ｘ０
を示し、ＺはＹ方向の下位２ビットＹ１ 、Ｙ０ と
Ｘ方向の下位４ビット目及び３ビット目Ｘ３ 、Ｘ２
を加算して得られる和の下位２ビットを示す。
【００１２】
【表１】
【００１３】
【発明が解決しようとする課題】上記従来の装置による
とビットマップメモリを構成する各メモリ素子Ｍｋに対
して、１対１でセレクタ１２ｋと加算器１３ｋが備えら
れることになる。従って、ビットマップメモリの領域を
拡張するために各メモリ素子Ｍｋの増設を行う場合、増
加したメモリ素子Ｍｋの数だけのセレクタ１２ｋと加算
器１３ｋが必要となる上、ＤＤＡよりのアドレスライン
を、増設した各セレクタ１２ｋと加算器１３ｋに入力さ
せることはもとより、増設された加算器１３ｋと増設さ
れた各メモリ素子Ｍｋを結ぶ複数ビットのアドレスライ
ンを設ける必要があり、コスト的、スペース的なデメリ
ットが多くなる。
とビットマップメモリを構成する各メモリ素子Ｍｋに対
して、１対１でセレクタ１２ｋと加算器１３ｋが備えら
れることになる。従って、ビットマップメモリの領域を
拡張するために各メモリ素子Ｍｋの増設を行う場合、増
加したメモリ素子Ｍｋの数だけのセレクタ１２ｋと加算
器１３ｋが必要となる上、ＤＤＡよりのアドレスライン
を、増設した各セレクタ１２ｋと加算器１３ｋに入力さ
せることはもとより、増設された加算器１３ｋと増設さ
れた各メモリ素子Ｍｋを結ぶ複数ビットのアドレスライ
ンを設ける必要があり、コスト的、スペース的なデメリ
ットが多くなる。
【００１４】この発明は上記従来の事情に鑑みて提案さ
れたものであって、ビットマップメモリの拡張に際して
信号線の増加を最小限におさえることができ、ビットマ
ップメモリの増設の際の設計の容易化を図ることができ
、また、高密化が可能なビットマップメモリの制御装置
を提供することを目的とするものである。
れたものであって、ビットマップメモリの拡張に際して
信号線の増加を最小限におさえることができ、ビットマ
ップメモリの増設の際の設計の容易化を図ることができ
、また、高密化が可能なビットマップメモリの制御装置
を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】この発明は上記目的を達
成するために以下の手段を採用している。すなわち、図
１に示すようにビットマップメモリ空間の基本サイズを
構成する複数のメモリ素子Ｍｋ（ｋは各素子を区分する
数）を備え、１メモリサイクルにＤＤＡ等の上位の制御
装置より得られるビットマップメモリ空間の各ドットを
特定する複数ｎのアドレスＡｄに基づいて、それぞれ別
々のメモリ素子Ｍｋにドットデータを書き込む、ビット
マップメモリの制御装置において、上記アドレスＡｄの
中のビットマップメモリ空間をｎ×ｎの大きさに区分し
た小区画Ｅｓを特定する小区画アドレスＡｓを、上記ビ
ットマップメモリ空間の基本サイズを構成する全てのメ
モリ素子（Ｍｋ）に共通に入力するとともに、上記アド
レス（Ａｄ）に基づいて各メモリ素子（Ｍｋ）を特定す
るためのＣＡＳ信号Ｓｍを形成するＣＡＳ信号発生器２
を備え、上記小区画アドレスＡｓと、上記ＣＡＳ信号Ｓ
ｍとにより特定のメモリ素子Ｍｋに選択的にドットデー
タを書き込む構成としたものである。
成するために以下の手段を採用している。すなわち、図
１に示すようにビットマップメモリ空間の基本サイズを
構成する複数のメモリ素子Ｍｋ（ｋは各素子を区分する
数）を備え、１メモリサイクルにＤＤＡ等の上位の制御
装置より得られるビットマップメモリ空間の各ドットを
特定する複数ｎのアドレスＡｄに基づいて、それぞれ別
々のメモリ素子Ｍｋにドットデータを書き込む、ビット
マップメモリの制御装置において、上記アドレスＡｄの
中のビットマップメモリ空間をｎ×ｎの大きさに区分し
た小区画Ｅｓを特定する小区画アドレスＡｓを、上記ビ
ットマップメモリ空間の基本サイズを構成する全てのメ
モリ素子（Ｍｋ）に共通に入力するとともに、上記アド
レス（Ａｄ）に基づいて各メモリ素子（Ｍｋ）を特定す
るためのＣＡＳ信号Ｓｍを形成するＣＡＳ信号発生器２
を備え、上記小区画アドレスＡｓと、上記ＣＡＳ信号Ｓ
ｍとにより特定のメモリ素子Ｍｋに選択的にドットデー
タを書き込む構成としたものである。
【００１６】上記ＣＡＳ信号発生器２は、上位の制御装
置より入力されるアドレスＡｄをデコードして、特定の
アドレスＡｄに対応したＣＡＳ信号Ｓｍを形成するとと
もに、特定の小区画アドレスＡｓが各メモリ素子Ｍｋに
入力されるタイミングに同期してそれに対応するＣＡＳ
信号Ｓｍを特定のメモリ素子Ｍｋに選択的に入力する構
成とされる。
置より入力されるアドレスＡｄをデコードして、特定の
アドレスＡｄに対応したＣＡＳ信号Ｓｍを形成するとと
もに、特定の小区画アドレスＡｓが各メモリ素子Ｍｋに
入力されるタイミングに同期してそれに対応するＣＡＳ
信号Ｓｍを特定のメモリ素子Ｍｋに選択的に入力する構
成とされる。
【００１７】また、上記ＣＡＳ信号発生器２はまた、１
メモリサイクルに上位の制御装置より入力される複数ｎ
のアドレスＡｄを入力位相順に順次デコードして、ＣＡ
Ｓ信号Ｓｍを形成するとともに、該複数ｎのＣＡＳ信号
Ｓｍを１メモリサイクルの間ラッチする構成とされる。
メモリサイクルに上位の制御装置より入力される複数ｎ
のアドレスＡｄを入力位相順に順次デコードして、ＣＡ
Ｓ信号Ｓｍを形成するとともに、該複数ｎのＣＡＳ信号
Ｓｍを１メモリサイクルの間ラッチする構成とされる。
【００１８】
【作用】上記図５及び上記表１からも明らかなように、
ドット位置は小区画ＥＳ とメモリ素子とＭｋを特定す
ることによって特定できる。メモリ素子Ｍｋ（すなわち
小区画ＥＳ 内のドット位置）の特定はＸ方向下位４ビ
ットＹ方向下位２ビットのアドレスをデコードすること
によって行うことができる。一方、小区画ＥＳ の特定
はアドレスＡｄの３ビットより上位のビット、すなわち
小区画アドレスＡｓによって特定されることになる。
ドット位置は小区画ＥＳ とメモリ素子とＭｋを特定す
ることによって特定できる。メモリ素子Ｍｋ（すなわち
小区画ＥＳ 内のドット位置）の特定はＸ方向下位４ビ
ットＹ方向下位２ビットのアドレスをデコードすること
によって行うことができる。一方、小区画ＥＳ の特定
はアドレスＡｄの３ビットより上位のビット、すなわち
小区画アドレスＡｓによって特定されることになる。
【００１９】従って、上記Ｘ方向下位４ビット、Ｙ方向
下位２ビットをデコードするＣＡＳ信号発生器２よりの
出力であるＣＡＳ信号Ｓｍと上記小区画アドレスＡｓに
よって小区画ＥＳ 内のドット（メモリ素子Ｍｋ）が指
定されたことになり、上記小区画アドレスＡｓをそのま
ま特定されたメモリ素子Ｍｋのアドレスとして利用して
、上記ＣＡＳ信号Ｓｍが特定するメモリ素子Ｍｋにドッ
トデータを書き込むことが可能となる。そして上記の構
成は上位の制御装置から小区画アドレスＡｄを直接各メ
モリ素子Ｍｋに入力でき、その結果信号線の本数を少な
くすることができる。
下位２ビットをデコードするＣＡＳ信号発生器２よりの
出力であるＣＡＳ信号Ｓｍと上記小区画アドレスＡｓに
よって小区画ＥＳ 内のドット（メモリ素子Ｍｋ）が指
定されたことになり、上記小区画アドレスＡｓをそのま
ま特定されたメモリ素子Ｍｋのアドレスとして利用して
、上記ＣＡＳ信号Ｓｍが特定するメモリ素子Ｍｋにドッ
トデータを書き込むことが可能となる。そして上記の構
成は上位の制御装置から小区画アドレスＡｄを直接各メ
モリ素子Ｍｋに入力でき、その結果信号線の本数を少な
くすることができる。
【００２０】ビットマップメモリの拡張を図るときには
、拡張されたビットマップメモリの基本サイズに対応し
た数のＣＡＳ信号発生器２が備えられれば足りる。
、拡張されたビットマップメモリの基本サイズに対応し
た数のＣＡＳ信号発生器２が備えられれば足りる。
【００２１】
【実施例】図１は本発明の実施例を示すものであり、図
２はここに用いられているＣＡＳ信号発生器２の更に詳
しいブロック図である。更に、図３は図７と同様上記図
５に示すようにアドレスＡｄが各メモリ素子Ｍｋに割り
付けされた状態で図３（ａ）に示すようにアドレス（３
，２）〜（Ｂ，９）に至る直線に対応するベクトルデー
タをメモリ素子Ｍｋに書き込もうとする場合を想定して
いる。
２はここに用いられているＣＡＳ信号発生器２の更に詳
しいブロック図である。更に、図３は図７と同様上記図
５に示すようにアドレスＡｄが各メモリ素子Ｍｋに割り
付けされた状態で図３（ａ）に示すようにアドレス（３
，２）〜（Ｂ，９）に至る直線に対応するベクトルデー
タをメモリ素子Ｍｋに書き込もうとする場合を想定して
いる。
【００２２】この場合、上記した様にＤＤＡ等の上位の
制御装置よりは、アドレスＡｄは図３（ｂ）、図４（ａ
）に示すように、最初のメモリサイクルに４個のアドレ
スＡｄ〔（３，２）、（４，３），（５，４），（６，
５）〕が、また次のメモリサイクルにはアドレスＡｄ〔
（７，６）、（８，７），（９，８），（Ａ，９）〕が
図３（ｃ）に示すクロックＣＬに同期して本発明の制御
装置に転送されている。
制御装置よりは、アドレスＡｄは図３（ｂ）、図４（ａ
）に示すように、最初のメモリサイクルに４個のアドレ
スＡｄ〔（３，２）、（４，３），（５，４），（６，
５）〕が、また次のメモリサイクルにはアドレスＡｄ〔
（７，６）、（８，７），（９，８），（Ａ，９）〕が
図３（ｃ）に示すクロックＣＬに同期して本発明の制御
装置に転送されている。
【００２３】そして、本発明では３つの１６個単位のメ
モリ素子Ｍ０ 〜ＭＦ ，Ｍ１０〜Ｍ１Ｆ，Ｍ２０〜Ｍ
２Ｆにより基本サイズ（例えばＸ方向、Ｙ方向のそれぞ
れ１０ビットで表される１０２４×１０２４ドット）の
３エリアＩ０ 、Ｉ１ 、Ｉ２ が構成され、この各メ
モリ素子Ｍ０ 〜ＭＦ ，Ｍ１０〜Ｍ１Ｆ，Ｍ２０〜Ｍ
２Ｆに対して上記ＤＤＡよりのＸ、Ｙそれぞれの方向の
１０ビットの中の上位８ビット（Ｘ，Ｙ両方向で１６ビ
ット）の小区画Ｅｓを決定する小区画アドレスＡｓが共
通に入力されている。また、上記ビットマップの各基本
サイズに対応してＣＡＳ信号発生器２０ ，２１ ，２
２ が設けられる。このＣＡＳ信号発生器２０ 、２１
、２２ には上記基本サイズの３つのエリアＩ０ 、
Ｉ１ 、Ｉ２ を決定するためにアドレスＡｄのＸ，Ｙ
方向の最上位ビットＸＭＳＢ ，ＹＭＳＢ が入力され
るとともに、Ｘ方向アドレスの下位４ビット及びＹ方向
アドレスの下位２ビットの計６ビットが入力される。
モリ素子Ｍ０ 〜ＭＦ ，Ｍ１０〜Ｍ１Ｆ，Ｍ２０〜Ｍ
２Ｆにより基本サイズ（例えばＸ方向、Ｙ方向のそれぞ
れ１０ビットで表される１０２４×１０２４ドット）の
３エリアＩ０ 、Ｉ１ 、Ｉ２ が構成され、この各メ
モリ素子Ｍ０ 〜ＭＦ ，Ｍ１０〜Ｍ１Ｆ，Ｍ２０〜Ｍ
２Ｆに対して上記ＤＤＡよりのＸ、Ｙそれぞれの方向の
１０ビットの中の上位８ビット（Ｘ，Ｙ両方向で１６ビ
ット）の小区画Ｅｓを決定する小区画アドレスＡｓが共
通に入力されている。また、上記ビットマップの各基本
サイズに対応してＣＡＳ信号発生器２０ ，２１ ，２
２ が設けられる。このＣＡＳ信号発生器２０ 、２１
、２２ には上記基本サイズの３つのエリアＩ０ 、
Ｉ１ 、Ｉ２ を決定するためにアドレスＡｄのＸ，Ｙ
方向の最上位ビットＸＭＳＢ ，ＹＭＳＢ が入力され
るとともに、Ｘ方向アドレスの下位４ビット及びＹ方向
アドレスの下位２ビットの計６ビットが入力される。
【００２４】そして、上記最上位ビットＸＭＳＢ ，Ｙ
ＭＳＢ に基づいて、まず、これから書き込もうとする
基本サイズの３つのエリアＩ０ 、Ｉ１ 、Ｉ２ の中
の１つを決定するとともに、上記６ビットに基づいて上
記表１に示す要領でメモリ素子Ｍｋが決定される。すな
わち、図２に示すようにＣＡＳ信号発生回路２を構成す
るデコーダ２１に上記Ｘ方向アドレスの下位４ビット及
びＹ方向アドレスの下位２ビットの計６ビットが入力さ
れ、このデコーダ２１で表１あるいは図５に示す要領で
各アドレスＡｄに同期してメモリ素子Ｍｋ（ＭＢ 、Ｍ
０ 、Ｍ５ 、ＭＡ …ＭＥ ）を特定するＣＡＳ信号
Ｓｍを順次形成し、１メモリサイクルの間ラッチする。 従って、上記デコーダ２１には常時４個のＣＡＳ信号Ｓ
ｍがラッチされていることになり、この４個のＣＡＳ信
号Ｓｍは各メモリ素子Ｍ０ 〜ＭＦ （Ｍ１０〜Ｍ１Ｆ
，Ｍ２０〜Ｍ２Ｆ）に１：１で対応した１６個のアンド
ゲートよりなる４組のアンドゲート群２２０ 、２２１
、２２２ 、２２３ のそれぞれに入力される（図２
、端子Ｓ０ 、Ｓ１ 、Ｓ２ 、Ｓ３ 参照）。一方、
この４組のアンドゲート群２２０ 〜２２３ には上記
各アドレスＡｄの発生に同期して立ち上がり、かつ１メ
モリサイクルの長さを有する図４（ｂ）に示すタイミン
グ信号Ｔ０ 、Ｔ１ 、Ｔ２ 、Ｔ３ が入力されてお
り、ここで上記ＣＡＳ信号Ｓｍとの論理積がとられ、タ
イミング調整がなされる。従って、図４（ｂ）はタイミ
ング信号Ｔ０ 〜Ｔ３ を示すとともに、アンドゲート
群２２０ 〜２２３ から出力されるＣＡＳ信号Ｓｍを
も示している（図４（ｂ）の括弧内はＣＡＳ信号Ｓｍに
よって特定されたメモリ素子Ｍｋ）。
ＭＳＢ に基づいて、まず、これから書き込もうとする
基本サイズの３つのエリアＩ０ 、Ｉ１ 、Ｉ２ の中
の１つを決定するとともに、上記６ビットに基づいて上
記表１に示す要領でメモリ素子Ｍｋが決定される。すな
わち、図２に示すようにＣＡＳ信号発生回路２を構成す
るデコーダ２１に上記Ｘ方向アドレスの下位４ビット及
びＹ方向アドレスの下位２ビットの計６ビットが入力さ
れ、このデコーダ２１で表１あるいは図５に示す要領で
各アドレスＡｄに同期してメモリ素子Ｍｋ（ＭＢ 、Ｍ
０ 、Ｍ５ 、ＭＡ …ＭＥ ）を特定するＣＡＳ信号
Ｓｍを順次形成し、１メモリサイクルの間ラッチする。 従って、上記デコーダ２１には常時４個のＣＡＳ信号Ｓ
ｍがラッチされていることになり、この４個のＣＡＳ信
号Ｓｍは各メモリ素子Ｍ０ 〜ＭＦ （Ｍ１０〜Ｍ１Ｆ
，Ｍ２０〜Ｍ２Ｆ）に１：１で対応した１６個のアンド
ゲートよりなる４組のアンドゲート群２２０ 、２２１
、２２２ 、２２３ のそれぞれに入力される（図２
、端子Ｓ０ 、Ｓ１ 、Ｓ２ 、Ｓ３ 参照）。一方、
この４組のアンドゲート群２２０ 〜２２３ には上記
各アドレスＡｄの発生に同期して立ち上がり、かつ１メ
モリサイクルの長さを有する図４（ｂ）に示すタイミン
グ信号Ｔ０ 、Ｔ１ 、Ｔ２ 、Ｔ３ が入力されてお
り、ここで上記ＣＡＳ信号Ｓｍとの論理積がとられ、タ
イミング調整がなされる。従って、図４（ｂ）はタイミ
ング信号Ｔ０ 〜Ｔ３ を示すとともに、アンドゲート
群２２０ 〜２２３ から出力されるＣＡＳ信号Ｓｍを
も示している（図４（ｂ）の括弧内はＣＡＳ信号Ｓｍに
よって特定されたメモリ素子Ｍｋ）。
【００２５】各アンドゲート群２２０ 、２２１ 、２
２２ 、２２３ のメモリ素子Ｍ０ に対応する出力は
、ＯＲゲート２３０ を介して、メモリ素子Ｍ１ に対
応する出力はＯＲゲート２３１ を介して、…メモリ素
子ＭＦ に対応する出力はＯＲゲート２３Ｆ を介して
、それぞれ対応するメモリ素子Ｍｋに入力され、これに
よって各メモリ素子Ｍｋには１メモリサイクルの間ラッ
チすることによって、図４（ｃ）に示すように小区画ア
ドレスＡｓ（但し図４の表記はアドレスＡｄ）がラッチ
されることになる。
２２ 、２２３ のメモリ素子Ｍ０ に対応する出力は
、ＯＲゲート２３０ を介して、メモリ素子Ｍ１ に対
応する出力はＯＲゲート２３１ を介して、…メモリ素
子ＭＦ に対応する出力はＯＲゲート２３Ｆ を介して
、それぞれ対応するメモリ素子Ｍｋに入力され、これに
よって各メモリ素子Ｍｋには１メモリサイクルの間ラッ
チすることによって、図４（ｃ）に示すように小区画ア
ドレスＡｓ（但し図４の表記はアドレスＡｄ）がラッチ
されることになる。
【００２６】ここで、表１あるいは図５より明らかなよ
うに小区画ＥＳ が特定され、メモリ素子Ｍｋが特定さ
れるとドット位置が特定される。そして上記構成によっ
て図４（ｃ）に示すように上記各メモリ素子Ｍｋに直接
入力されている小区画アドレスＡｓによって小区画Ｅｓ
が特定されたことになり、また、上記ＣＡＳ信号Ｓｍで
メモリ素子Ｍｋを特定したことになる。従って、小区画
アドレスＥｓを図４（ｃ）に示すように各ＣＡＳ信号Ｓ
ｍで特定するメモリ素子Ｍｋのアドレスとして１メモリ
サイクルの間、図４（ｄ）に示すように各メモリ素子Ｍ
ｋへの書き込みが可能となる。
うに小区画ＥＳ が特定され、メモリ素子Ｍｋが特定さ
れるとドット位置が特定される。そして上記構成によっ
て図４（ｃ）に示すように上記各メモリ素子Ｍｋに直接
入力されている小区画アドレスＡｓによって小区画Ｅｓ
が特定されたことになり、また、上記ＣＡＳ信号Ｓｍで
メモリ素子Ｍｋを特定したことになる。従って、小区画
アドレスＥｓを図４（ｃ）に示すように各ＣＡＳ信号Ｓ
ｍで特定するメモリ素子Ｍｋのアドレスとして１メモリ
サイクルの間、図４（ｄ）に示すように各メモリ素子Ｍ
ｋへの書き込みが可能となる。
【００２７】上記構成によって、各メモリ素子Ｍｋに対
応してアドレス変換器を設ける必要は全くなくなり、部
品点数の減少や配線数の減少を図ることが出来る。尚、
上記の説明では、１メモリサイクルに４ドットのベクト
ルデータの書き込みがなされる場合のみについて説明し
たが、この数は必要に応じて変更することができ、従っ
て、小区画Ｅｓの大きさもそれに伴って変更されること
になる。
応してアドレス変換器を設ける必要は全くなくなり、部
品点数の減少や配線数の減少を図ることが出来る。尚、
上記の説明では、１メモリサイクルに４ドットのベクト
ルデータの書き込みがなされる場合のみについて説明し
たが、この数は必要に応じて変更することができ、従っ
て、小区画Ｅｓの大きさもそれに伴って変更されること
になる。
【００２８】
【発明の効果】以上説明したようにこの発明は、ビット
マップメモリ空間を１メモリサイクルで書き込み可能な
ドット数で区分した小区画を表す小区画アドレス、各メ
モリ素子に共通に入力し、各メモリ素子を特定するＣＡ
Ｓ信号を出力するＣＡＳ信号発生器をビットマップメモ
リ空間の基本サイズごとに設けるようにしているので、
各メモリ素子に対応してアドレス変換器を設ける従来例
に比して、部品点数及び配線数が減少し、ビットマップ
サイズの拡張に際しても設計が容易となる。
マップメモリ空間を１メモリサイクルで書き込み可能な
ドット数で区分した小区画を表す小区画アドレス、各メ
モリ素子に共通に入力し、各メモリ素子を特定するＣＡ
Ｓ信号を出力するＣＡＳ信号発生器をビットマップメモ
リ空間の基本サイズごとに設けるようにしているので、
各メモリ素子に対応してアドレス変換器を設ける従来例
に比して、部品点数及び配線数が減少し、ビットマップ
サイズの拡張に際しても設計が容易となる。
【図１】本発明の概念図である。
【図２】ＣＡＳ信号発生器ブロック図である。
【図３】本発明のタイミングチャートである。
【図４】本発明のタイミングチャート（図３より続く）
である。
である。
【図５】各ドットメモリ素子への割り付け状態概念図で
ある。
ある。
【図６】従来の制御装置概念図である。
【図７】従来のタイミングチャート（図３より続く）で
ある。
ある。
【図８】加算値概念図である。
２ ＣＡＳ信号発生器
Ｍｋ メモリ素子
Ｓｍ ＣＡＳ信号
Ａｄ アドレス
Ｅｓ 小区画
ｎ ドット数
Claims (4)
- 【請求項１】 ビットマップメモリ空間の基本サイズ
を構成する複数のメモリ素子（Ｍｋ：ｋ は各素子を区
分する数）を備え、１メモリサイクルに上位の制御装置
より得られるビットマップメモリ空間の各ドットを特定
する複数（ｎ） のアドレス（Ａｄ）に基づいて、それ
ぞれ別々のメモリ素子（Ｍｋ）にドットデータを書き込
む、ビットマップメモリの制御装置において、上記アド
レス（Ａｄ）の中のビットマップメモリ空間をｎ×ｎの
大きさに区分した小区画（Ｅｓ）を特定する小区画アド
レス（Ａｓ）を、上記ビットマップメモリ空間の基本サ
イズを構成する上記全てのメモリ素子（Ｍｋ）に共通に
入力するとともに、上記アドレス（Ａｄ）に基づいて各
メモリ素子（Ｍｋ）を特定するためのＣＡＳ信号（Ｓｍ
）を形成するＣＡＳ信号発生器（２） を備え、上記小
区画アドレス（Ａｓ）と、上記ＣＡＳ信号（Ｓｍ）とに
より特定のメモリ素子（Ｍｋ）に選択的にドットデータ
を書き込む構成としたビットマップメモリの制御装置。 - 【請求項２】 上記ＣＡＳ信号発生器（２） が、上
位の制御装置より入力されるアドレス（Ａｄ）をデコー
ドして、特定のアドレス（Ａｄ）に対応したＣＡＳ信号
（Ｓｍ）を形成するとともに、特定の小区画アドレス（
Ａｓ）が各メモリ素子（Ｍｋ）に入力されるタイミング
に同期してそれに対応するＣＡＳ信号（Ｓｍ）を特定の
メモリ素子（Ｍｋ）に選択的に入力する構成を備えた請
求項１に記載のビットマップメモリの制御装置。 - 【請求項３】 上記ＣＡＳ信号発生器（２） が、１
メモリサイクルに上位の制御装置より入力される複数（
ｎ） のアドレス（Ａｄ）を入力した位相に対応して順
次デコードして、ＣＡＳ信号（Ｓｍ）を形成するととも
に、該複数（ｎ） のＣＡＳ信号（Ｓｍ）を１メモリサ
イクルの間ラッチする構成を備えた請求項２に記載のビ
ットマップメモリの制御装置。 - 【請求項４】 上記ビットマップメモリ空間の基本サ
イズを構成するメモリ素子（Ｍｋ）の数を単位として、
メモリ素子（Ｍｋ）が複数単位設けられ、その単位数に
対応してＣＡＳ信号発生器（２） が設けられる請求項
１に記載のビットマップメモリの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006915A JPH04239935A (ja) | 1991-01-24 | 1991-01-24 | ビットマップメモリの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006915A JPH04239935A (ja) | 1991-01-24 | 1991-01-24 | ビットマップメモリの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239935A true JPH04239935A (ja) | 1992-08-27 |
Family
ID=11651532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006915A Pending JPH04239935A (ja) | 1991-01-24 | 1991-01-24 | ビットマップメモリの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239935A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155689A (ja) * | 1984-08-27 | 1986-03-20 | ダイキン工業株式会社 | 画像メモリ書込読出制御装置 |
| JPS63121946A (ja) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | メモリアクセス制御回路 |
| JPH02143345A (ja) * | 1988-11-24 | 1990-06-01 | Fujitsu Ltd | ビットマップメモリへのビット演算書き込み方式 |
-
1991
- 1991-01-24 JP JP3006915A patent/JPH04239935A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155689A (ja) * | 1984-08-27 | 1986-03-20 | ダイキン工業株式会社 | 画像メモリ書込読出制御装置 |
| JPS63121946A (ja) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | メモリアクセス制御回路 |
| JPH02143345A (ja) * | 1988-11-24 | 1990-06-01 | Fujitsu Ltd | ビットマップメモリへのビット演算書き込み方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |