JPS6011969A - 論理演算機構付メモリ装置 - Google Patents
論理演算機構付メモリ装置Info
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- JPS6011969A JPS6011969A JP11969083A JP11969083A JPS6011969A JP S6011969 A JPS6011969 A JP S6011969A JP 11969083 A JP11969083 A JP 11969083A JP 11969083 A JP11969083 A JP 11969083A JP S6011969 A JPS6011969 A JP S6011969A
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- Japan
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- memory device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、画像処理などに利用される計算機において
、画像内容を貯えておくメモリ自体に演算機構を取り付
けて処理速度を向上するようにした論理演算機構付メモ
リ装置に関する。
、画像内容を貯えておくメモリ自体に演算機構を取り付
けて処理速度を向上するようにした論理演算機構付メモ
リ装置に関する。
従来、この種の装置として第１図および第２図に示すも
のがあった。第１図は全体の構成を示すものであり、第
２図は第１図における画像用のメモリ装置の詳細な構成
を示すブロック図である。
のがあった。第１図は全体の構成を示すものであり、第
２図は第１図における画像用のメモリ装置の詳細な構成
を示すブロック図である。
まず、第１図において、１は中央処理装置（以下、ＣＰ
Ｕと言う）、２はその他の入出力装置、３はプログラム
を入れておくメモリ装置、４は画像内容を入れておくメ
モリ装置、５はそれらをすべて接続する高速の信号バス
（以下、信号バスと言う）である。
Ｕと言う）、２はその他の入出力装置、３はプログラム
を入れておくメモリ装置、４は画像内容を入れておくメ
モリ装置、５はそれらをすべて接続する高速の信号バス
（以下、信号バスと言う）である。
第２図に示すメモリ装置４は制御部４６、メモリ素子４
７、バッファ４８．４９から構成され、制御部４６は信
号バス５からの制御信号に基づき、メモリ素子４７の書
き込み、読み出し制御を行なうようにしており、メモリ
素子４７の読み出された内容はバッファ４９を経て信号
バス５に転送され、また、信号バス５の書き込み情報は
バッファ４８を経てメモリ素子４７に書き込まれるよう
になっている。
７、バッファ４８．４９から構成され、制御部４６は信
号バス５からの制御信号に基づき、メモリ素子４７の書
き込み、読み出し制御を行なうようにしており、メモリ
素子４７の読み出された内容はバッファ４９を経て信号
バス５に転送され、また、信号バス５の書き込み情報は
バッファ４８を経てメモリ素子４７に書き込まれるよう
になっている。
したがって、バッファ４８はメモリ書き込み情報用のバ
ッファでｓ５、バッファ４９は読み出し用のバッファで
ある。
ッファでｓ５、バッファ４９は読み出し用のバッファで
ある。
次に動作について説明する。ＣＰＵＩ、人出力装置２か
ら出される書き込み情報は信号・（ス５を通じて、プロ
グラムに関する情報の場合はメモリ装置３、画像情報に
関する場合はメモリ装置４に書き込まれる。
ら出される書き込み情報は信号・（ス５を通じて、プロ
グラムに関する情報の場合はメモリ装置３、画像情報に
関する場合はメモリ装置４に書き込まれる。
画像情報に関する場合、第２図のメモリ素子４７には信
号バス５からの書き込み情報は）（ツファ８を通してメ
モリ素子４７の入力に加えられ、制御部４６からの制御
の下に宵き込まれる。
号バス５からの書き込み情報は）（ツファ８を通してメ
モリ素子４７の入力に加えられ、制御部４６からの制御
の下に宵き込まれる。
通常、新しい画像情報は古い画像情報とかけ離れている
場合は少なく、古い画像情報とある情報との論理和、論
理積、排他的論理和をとって新しい画像情報としている
・ 従来技術においては、まずＣＰＵＩがプログラムメモリ
用のメモリ装置ｉ￥３よりプログラムを読み取り、その
プログラム内容によシ、画像メモリ用のメモリ装置４か
ら古い画像情報を読み取り、次の処理内容を行なうため
に、またメモリ装置３よシ次のプログラムを読み取り、
その内容により、古い画像情報を変更して新しい画像情
報とした後、メモリ装置４に新しい画像情報を書き込ん
でいた。
場合は少なく、古い画像情報とある情報との論理和、論
理積、排他的論理和をとって新しい画像情報としている
・ 従来技術においては、まずＣＰＵＩがプログラムメモリ
用のメモリ装置ｉ￥３よりプログラムを読み取り、その
プログラム内容によシ、画像メモリ用のメモリ装置４か
ら古い画像情報を読み取り、次の処理内容を行なうため
に、またメモリ装置３よシ次のプログラムを読み取り、
その内容により、古い画像情報を変更して新しい画像情
報とした後、メモリ装置４に新しい画像情報を書き込ん
でいた。
従来の画像メモリ装置は以上のように構成されているの
で、古い画像情報を新しい画像情報に変更するためには
、ＣＰ Ｕ １がメモリ装置Ｐ（３を２回、メモリ装置
４を２回、計メモリ装置を４回もアクセスしなければな
らず、処理時間が長くなるなどの欠点があった。
で、古い画像情報を新しい画像情報に変更するためには
、ＣＰ Ｕ １がメモリ装置Ｐ（３を２回、メモリ装置
４を２回、計メモリ装置を４回もアクセスしなければな
らず、処理時間が長くなるなどの欠点があった。
この発明は、上記のような従来の欠点を除去するために
なされたもので、画像メモリ装置ｈ′自体に論理計算機
構を持たせることにより、ＣＰＵかりのメモリ装置への
アクセスを減し、画像部Ｊｌ［ｊ時間を短縮できる論理
演算機構付メモリ装置を提供することを目的としている
。
なされたもので、画像メモリ装置ｈ′自体に論理計算機
構を持たせることにより、ＣＰＵかりのメモリ装置への
アクセスを減し、画像部Ｊｌ［ｊ時間を短縮できる論理
演算機構付メモリ装置を提供することを目的としている
。
以下、この発明の論理演算機構（＝ｊメモリ装ｈ／４の
実施例について図面に基づき説明する。第３図はその一
実施例の構成を示すブロック図である。この第３図は第
２図に対応するものであり、重複を避けるために、第２
図と同一部分には同一符号を付してその説明を省略し、
第２図とは異なる部分を重点的に述べる。
実施例について図面に基づき説明する。第３図はその一
実施例の構成を示すブロック図である。この第３図は第
２図に対応するものであり、重複を避けるために、第２
図と同一部分には同一符号を付してその説明を省略し、
第２図とは異なる部分を重点的に述べる。
この第３図を第２図と比較しても明らかなように、第３
図では、新たに論理演算機構４０が設けられている。こ
の論理演算機構４０はメモリ素子４７に新しい画像情報
を与えるために、メモリ素子４７からの古い画像情報と
ＣＰＵＩからの画像情報との論理演算を行なって、新し
い画像情報をバッファ４８を通してメモリ素子４７に与
えるものである。
図では、新たに論理演算機構４０が設けられている。こ
の論理演算機構４０はメモリ素子４７に新しい画像情報
を与えるために、メモリ素子４７からの古い画像情報と
ＣＰＵＩからの画像情報との論理演算を行なって、新し
い画像情報をバッファ４８を通してメモリ素子４７に与
えるものである。
次に、以上のように構成されたこの発明の論理演算機構
付メモリ装置の動作について説明する。
付メモリ装置の動作について説明する。
第１図において、ＣＰＵＩがプログラムを格納したメモ
リ装置３を読み出し、その内容によって、画像メモリ内
容を変更することになった場合、古い画像内容を読み出
すことなく、すぐ、古い画像内容に対する修飾情報と、
論理計算情報を信号バス５を通じて、画像内容を記憶す
るメモリ装置４に与える。
リ装置３を読み出し、その内容によって、画像メモリ内
容を変更することになった場合、古い画像内容を読み出
すことなく、すぐ、古い画像内容に対する修飾情報と、
論理計算情報を信号バス５を通じて、画像内容を記憶す
るメモリ装置４に与える。
メモリ装ｗ４内では、メモリ素子４７から読み出した古
い画像情報を、論理演算機構４０の入力２に加えるとと
もに、ＣＰＵＩからの修飾情報を論理演算機構４０の入
力１に加える。その際、出力バッファ４９は不活性にす
ることにより、メモリ素子４７からの出力と信号バス５
からの入力が干渉しないようにする。
い画像情報を、論理演算機構４０の入力２に加えるとと
もに、ＣＰＵＩからの修飾情報を論理演算機構４０の入
力１に加える。その際、出力バッファ４９は不活性にす
ることにより、メモリ素子４７からの出力と信号バス５
からの入力が干渉しないようにする。
論理演算機構４０は論理削ｎ−ｆｆｉ報を信号バス５か
ら受け取り、その内容にしたかつて古い画像メモリ内容
を変更し、バッファ４８を通じてメモリ素子４７に与え
て書き込む。したがって従来のＪ４Ｍ合メモリ装置への
アクセスが４回であったものが、この発明では２回です
むことになる。
ら受け取り、その内容にしたかつて古い画像メモリ内容
を変更し、バッファ４８を通じてメモリ素子４７に与え
て書き込む。したがって従来のＪ４Ｍ合メモリ装置への
アクセスが４回であったものが、この発明では２回です
むことになる。
以上のように、この発明の論押演算機４１″Ｉ′を刊メ
モリ装置によれば、画像内容を記憶するメモリ装置自体
に演算機構を取り（＝Ｊけ、このメモリ装置の内容変更
時に古い画像メモリ内容をメモリ素子から論理演算機構
に加えるとともに、修飾情報を化はバスから論理演算機
構に加えて論理演算機構に基づいて古い画像メモリ内容
を変更してメモリ素子に書き込ませるようにしたので、
画像内容を記憶するメモリ装置への書き込みをＣＰＵを
介さず、メモリ装置自体が論理演算を行なうことができ
、処理速度が向上する効果がある。
モリ装置によれば、画像内容を記憶するメモリ装置自体
に演算機構を取り（＝Ｊけ、このメモリ装置の内容変更
時に古い画像メモリ内容をメモリ素子から論理演算機構
に加えるとともに、修飾情報を化はバスから論理演算機
構に加えて論理演算機構に基づいて古い画像メモリ内容
を変更してメモリ素子に書き込ませるようにしたので、
画像内容を記憶するメモリ装置への書き込みをＣＰＵを
介さず、メモリ装置自体が論理演算を行なうことができ
、処理速度が向上する効果がある。
第１図は従来のＣＰＵとメモリ装置との接続関係を示す
図、第２図は第１図における画像内容を記憶するメモリ
装置の詳細な構成を示す図、第３図はこの発明の論理演
算機構付メモリ装置の一実施例の構成を示すブロック図
である。 １・・・中央処理装置、２・・・入出力装置、３，４・
・・メモリ装置、５・・・信号バス、４６・・・制御部
、４７・・・メモリ素子、４８．４９・・・バッファ、
４００．、論理演算機構。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１図 第３図 へ
図、第２図は第１図における画像内容を記憶するメモリ
装置の詳細な構成を示す図、第３図はこの発明の論理演
算機構付メモリ装置の一実施例の構成を示すブロック図
である。 １・・・中央処理装置、２・・・入出力装置、３，４・
・・メモリ装置、５・・・信号バス、４６・・・制御部
、４７・・・メモリ素子、４８．４９・・・バッファ、
４００．、論理演算機構。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１図 第３図 へ
Claims (1)
- 画像処理を行なう計算機の画像内容を貯えておくメモリ
装置の書き込み回路に論理演算機構を設け、新しい画像
内容を上記メモリ装置に書き込む際にこのメモリ装置に
記憶されている古い画像内容と新しい画像内容を上記論
理演算機構に入力して論理計算情報に基づき論理演算を
行なって新しい画像情報を上記メモリ装置に書き込むこ
とを特徴とする論理演算機構付メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11969083A JPS6011969A (ja) | 1983-07-01 | 1983-07-01 | 論理演算機構付メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11969083A JPS6011969A (ja) | 1983-07-01 | 1983-07-01 | 論理演算機構付メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011969A true JPS6011969A (ja) | 1985-01-22 |
Family
ID=14767641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11969083A Pending JPS6011969A (ja) | 1983-07-01 | 1983-07-01 | 論理演算機構付メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143345A (ja) * | 1988-11-24 | 1990-06-01 | Fujitsu Ltd | ビットマップメモリへのビット演算書き込み方式 |
| JPH08123402A (ja) * | 1995-06-16 | 1996-05-17 | Hitachi Ltd | １チップメモリデバイス |
-
1983
- 1983-07-01 JP JP11969083A patent/JPS6011969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143345A (ja) * | 1988-11-24 | 1990-06-01 | Fujitsu Ltd | ビットマップメモリへのビット演算書き込み方式 |
| JPH08123402A (ja) * | 1995-06-16 | 1996-05-17 | Hitachi Ltd | １チップメモリデバイス |
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