JPH01152660A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH01152660A
JPH01152660A JP62310821A JP31082187A JPH01152660A JP H01152660 A JPH01152660 A JP H01152660A JP 62310821 A JP62310821 A JP 62310821A JP 31082187 A JP31082187 A JP 31082187A JP H01152660 A JPH01152660 A JP H01152660A
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film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、特に、高集積化に好
適な縦型トランジスタを有するダイナミックＲＡＭ用メ
モリセルに関する。
〔従来の技術〕
従来の縦型ＭＩＳトランジスタと容量素子を用いてＳｉ
島にダイナミックＲＡＭを形成した技術が、特開昭６０
−２８１０２７号公報に記載されている。
第２図は、この従来の半導体記憶装置を示す断面図であ
る。２１はｐ型Ｓｉ基板、２２はｐ型Ｓｉ基板２１上に
形成された例えばＰ型エピタキシャル層からなるＳｉ島
、１６はＳｉ島２２の上部に形成されたｎ＋型不純物拡
散層、１２はＳｉ島２２の下部の側壁表面領域に形成さ
れたｎ＋型不純物拡散層、３は容量絶縁膜、１３はプレ
ート電極、１４は絶縁膜、１７はワード線を兼ねるゲー
ト電極、７はゲート絶縁膜、１８はｎ＋型不純物拡散層
１６に接続されたデータ線である。すなわち、本図では
、ｐ型Ｓｉ基板２１上に形成されたｐ型Ｓｉ島２２、ｎ
＋型不純物拡散層１６、ゲ−ト電極を兼ねるワード線１
７、ゲート絶縁膜７、ｎ＋型不純物拡散層１２により構
成された縦型ＭＩＳトランジスタと、ｎ＋型不純物拡散
層１２、容量絶縁膜３、プレート電極１３により構成さ
れた電荷蓄積素子からなるダイナミックＲＡＭ用メモリ
セルが示されている。
〔発明が解決しようとする問題点〕
上記従来技術は、第２図に示すように、ダイナミックＲ
ＡＭに用いているＳｉ島郡部２２直接Ｓｉ基板２１と電
気的に導通している。このため。
α線がＳｉ島２２からＳｉ基板２１へ貫通するように入
射した場合、Ｓｉ基板２１内で該α線の飛跡に沿って発
生した正または負の電荷が、メモリセルにおける容量部
のｎ１型不純物拡散層１２に集まってここに蓄積された
電荷情報が破壊される、いわゆるソフトエラー現象が発
生する危険性が高いという問題があった。
本発明の目的は、ソフトエラーが発生しにくいダイナミ
ックＲＡＭ用のメモリセルを提供することにある。
〔問題点を解決するための手段〕
上記目的を達成するために、本発明は、半導体からなる
島と半導体基板との境界部に絶縁膜を形成し、半導体島
を半導体基板から電気的に絶縁することを最も主要な特
徴とする。さらに、詳しく言えば１本発明の半導体記憶
装置は、半導体基板上に形成され、絶縁膜により上記半
導体基板から絶縁された半導体島に、スイッチング素子
と電荷蓄積素子とが上下方向に配置されている。
また、本発明の半導体記憶装置の製造方法は、半導体基
板上に第１の耐酸化性膜を被着した後、異方性エツチン
グを行なうことにより上記第１の耐酸化性膜および上記
半導体基板をエツチングし、上部に上記第１の耐酸化性
膜が載置された半導体島を形成する第１の工程と、上電
己半導体島が形成された上記半導体基板上に第２の耐酸
化性膜を被着し、異方性エツチングを行なうことにより
、上記半導体島の側壁に上記第２の耐酸化性膜を残し、
上記半導体島の側壁および上部に残された上記第１およ
び上記第２の耐酸化性膜をマスクとして異方性エツチン
グを行なうことによって上記半導体基板をさらにエツチ
ングする第２の工程と、上記半導体島が形成された上記
半導体基板上に第３の耐酸化性膜を被着し、異方性エツ
チングを行なうことにより、上記半導体島の側壁に上記
第３の耐酸化性膜を残す第３の工程と、上記第１〜第３
の耐酸化性膜をマスクとして上記半導体基板表面を酸化
して絶縁膜を形成し、上記絶縁膜により上記半導体島を
上記半導体基板から絶縁分離する第４の工程とを含むこ
とを特徴とする。
〔作用〕
メモリセルの電荷蓄積部である容量部を有する半導体島
を、半導体基板から絶縁膜により分離すると、たとえα
線が入射し、半導体基板内で該α線の飛跡に沿って電荷
が発生しても、電荷は該絶縁膜により遮断されて電荷が
半導体島に流入することはない。従って、ソフトエラー
によるメモリ誤動作は起きにくい。また、周辺回路部で
発生した雑音電荷も絶縁膜により遮断されて流入しない
ので、この雑音電荷の流入に起因するメモリ誤動作の問
題もない。
〔実施例〕
実施例　１ 以下１本発明の第１の実施例を第１図および第３図（ａ
）〜（ｊ）を用いて詳細に説明する。
第１図は、本発明の一実施例の構造を示す断面図である
。１１はｐ型Ｓｉ基板、１５はｐ型Ｓｉ基板１１上に形
成された例えばｐ型エピタキシャル層からなるＳｉ島、
１００はＳｉ基板１１とＳｉ島とを電気的に絶縁分離す
る絶縁膜、１６はＳｉ島１５の上部に形成されたｎ＋型
不純物拡散層。
１２はＳｉ島１５の下部に形成されたｎ＋型不純物拡散
層、３は容量絶縁膜、１３はプレート電極、１４は絶縁
膜、１７はワード線を兼ねるゲート電極、７はゲート絶
縁膜、１８はｎ＋型不純物拡散層１６に接続されたデー
タ線である。すなわち、本実施例では、ｐ型Ｓｉ基板１
１上に形成されたｐ型Ｓｉ島１５、ｎ＋型不純物拡散層
１６．ワード線を兼ねるゲート電極１７、ゲート絶縁膜
７、ｎ＋型不純物拡散層１２により構成された縦型ＭＩ
Ｓトランジスタと、ｎ＋型不純物拡散層１２、容量絶縁
膜３．プレート電極１３により構成された電荷蓄積素子
からなるダイナミックＲＡＭ用メモリセルが示されてい
る。本実施例では、メモリセル全体がＳｉ基板１１から
絶縁膜１００により絶縁されているため、α線入射によ
るソフトエラーに強いという特徴を有する。また、周辺
回路部からの雑音電荷に対しても耐性が大きい。
なお、ｎ＋型不純物拡散層１２は、Ｓｉ島１５の中心部
ｔこ達するまで形成されていなくてもよく、Ｓｉ島１５
の側壁表面領域に形成されていればよい。
第３図（ａ）〜（ｊ）は、第１図に示した半導体記憶装
置の製造方法の一実施例を示したものである。
まず、Ｓｉ基板１１上に第１のＳｉ、Ｎ４膜３１を化学
気相成長法（以下ＣＶＤ法という）により被着した後、
ホトリソグラフィー技術を用いて、Ｓｉ３Ｎ４膜３１上
に図示しないホトレジスト膜を形成し、該レジスト膜を
マスクとして異方性ドライエツチングを行ない、Ｓｉ３
Ｎ４膜３１およびＳｉ基板１１をエツチングして、Ｓｉ
島３２を形成する（第３図（ａ））。
次に、上記Ｓｉ基板１１上に、第２のＳｉ３Ｎ４膜３３
をＣＶＤ法により被着し、異方性ドライエツチングを行
なって、Ｓｉ島３２の側壁のみに第２のＳｉ３Ｎ４膜３
３を残した後、さらに異方性ドライエツチングを行なう
ことにより、Ｓｉ基板１１をエツチングしてＳｉ島３２
をさらに長く形成する（第３図（ｂ））。
次に、上記Ｓｉ基板１１上に、第３のＳｉ、Ｎ。
膜３４をＣＶＤ法により被着し、異方性ドライエツチン
グを行ない、Ｓｉ島３２の側壁のみにＳｉ、Ｎ４膜３４
を残した後に、Ｓｉ基板１１を等方性エツチングにより
エツチングして、Ｓｉ島３２の根もと（底部）を細くく
びれさせる（第３図（Ｃ））。
次に、Ｓｉ島３２の根もとを除き、Ｓｉ島３２の全体を
耐酸化性のＳｉ、Ｎ４膜（３１，３３，３４）により覆
った状態で酸化することにより、Ｓｉ基板１１とＳｉ島
３２を電気的に絶縁分離するためのＳ　ｉ　Ｏ２膜３５
を形成する（第３図（ｄ））。この酸化を十分に行なう
ことができ、Ｓｉ島３２の根もとに十分なＳ　ｉ　Ｏ，
膜３５を形成できることにより、Ｓｉ基板１１とＳｉ島
３２とを完全に絶縁分離することができる場合には、第
３図（ｃ）のＳｉの等方性エツチング（Ｓｉ島３２の根
もとを細くする工程）を行なわなくてもよいことは言う
までもない。
次に、Ｓｉ、Ｎ４膜３４を除去した後、気相拡散法によ
りリンをＳｉ島３２の下部側壁表面に拡散し、ｎ＋型不
純物拡散層３６を形成する（第３図（ｅ））。ここで、
リンをＳｉ島３２の中心部まで拡散させてもよい。
次に、ｎ＋型不純物拡散層３６の表面を酸化し、容量絶
縁膜３７を形成した後、多結晶Ｓｉ膜をＳｉ溝内に埋め
込み、表面から所望の位置まで等方性エツチングを行な
うことにより容量部のプレート電極３８を形成する（第
３図（ｆ））。
次に、プレート電極用多結晶Ｓｉ膜３８の表面を酸化し
、Ｓ　ｉ　Ｏ，膜３９を形成する（第３図（ｇ））。
次に、Ｓｉ、Ｎ、膜３３を除去し、酸化することにより
ゲート絶縁膜となるＳｉＯ２膜１３膜製３１し、さらに
多結晶Ｓｉ膜をＣＶＤ法により被着し、異方性ドライエ
ツチングを行なうことにより。
Ｓｉ島の上部側壁に多結晶Ｓｉ膜を残し、ゲート電極を
兼ねるワード線１３２を形成する（第３図（ｈ））。
次に、Ｓｉ島３２の上部表面のＳｉ、Ｎ４膜３１を除去
し、Ｓｉ島３２の上部表面を酸化してＳ　ｘ　Ｏｚ　１
３３を形成した後、イオン打込み法によりｎ＋型不純物
拡散層１３４を形成する（第３図（ｉ））。
最後に、ＣＶＤ法を用いてＳｉＯ２膜１３膜製３５し、
該５ｉｎ２膜１３５に開孔した後、データ線１３６を形
成することにより、第１図に示したものと等価な半導体
記憶装置が形成できる（第３図（ｊ））。
実施例　２ 第４図（ａ）、（ｂ）は、本発明の第２の実施例の半導
体記憶装置のレイアウト例を示す図である。第４図（ａ
）は、平面図、第４図（ｂ）は、そのＡ−Ａ’　断面図
である。
ワード線１７の厚さは、Ｓｉ島高量間隔の１／２より薄
い（１／２より薄くないと、ワード線１７どうしが導通
してしまう。）。この場合、第３図に示した製造方法を
用いると、ワード線加工用の異方性ドライエツチングに
よりＳｉ島毎にワード線は分離される。第４図（ｂ）の
Ａ−Ａ’断面はこれでよいが、第４図（ａ）において、
Ａ−Ａ′線と垂直な方向は、ワード線を接続させる必要
があるため、ワード線を接続するために該接続部に図示
しないホトレジスト膜を形成し、ワード線の異方性ドラ
イエツチング時のマスクとして用いる。この方法により
同図（ａ）に示すごとく、高量のワード線配線を実現す
ることができる。なお、４０はコンタクト穴である。
実施例　３ 第５図は、本発明の第３の実施例のレイアウト例を示す
平面図である。
本実施例では、Ｓｉ島の間隔を、データ線１８と平行な
方向とワード線１７に平行な方向とでそれぞれ同図中の
ａ、ｂと変えている。もしワード線用多結晶Ｓｉ膜の厚
さｔを ａ　／　２　＞　ｔ　＞　ｂ　／　２　　　　　　　　
　　（１）となるように設定すると、第３図の製造方法
によりワード線を形成すると、上記ワード線用レジスト
パターンを設けなくても、ワード線方向のみに連続した
ワード線が形成可能である。
実施例　４ 第６図（ａ）、（ｂ）は、それぞれ本発明の第４の実施
例のレイアウト例を示す平面図、およびそのＢ−Ｂ’断
面図である。本実施例は、折り返しビット線を考慮して
レイアウトした例である（第６図（ａ））。本実施例に
おいても、第５図の実施例と同様に、Ｓｉ島高量スペー
スを変え、同図中でｄ　＜　ｃとすることにより、平面
図上、上下方向に連続したワード線を自己整合的に形成
することができる。第６図（ｂ）の中央部のワード線１
７′　は狭い方のＳｉ島間隔にワード線材料が埋った状
態を示している。
実施例　５ 第７図（ａ）、（ｂ）は、それぞれ本発明の実施例のレ
イアウト例を示す平面図、およびそのＣＣ／断面図であ
る。本実施例では、Ｓｉ島７２は一つながりのＳｉライ
ンを一定間隔で酸化することにより分離形成されている
。第７図（ａ）の場合、Ｓｉ島７２の左右両側面には独
立のメモリセルを形成可能であり、１つのＳｉ島に２つ
のメモリセルを形成できる。
実施例　６ 第８図（ａ）、（ｂ）は、本発明の第６の実施例を示す
平面図、およびそのＤ−Ｄ’断面図で、ワード線への給
電部の構成例を示したものである。
ところで、メモリセルの外にある周辺回路部８２はエツ
チングせずに残したＳｉ表面上に形成される。第３図の
製造方法では、Ｓｉ島の側壁には全てワード線材料が残
る。従って、この周辺回路部８２の側壁部にも全てワー
ド線材料８５が残る。
ワード線を延長してメモリセル部と周辺回路部を接続す
ると、周辺回路部側壁に残ったワード線材料８５を介し
て全てのワード線がつながることになる。そこで、メモ
リセル部の端部近傍にメモリセルとしては用いないＳｉ
島８７を形成し、この上で一度ワード線へのコンタクト
を形成し、別の配線材料８３を用いて周辺回路へ接続し
たのが本実施例である。
なお、上記各実施例では、ｎチャネル型メモリセルの例
について説明したが、ｐチャネル型メモリセルであって
も同様の構造を実現できることはいうまでもない。
〔発明の効果〕
以上説明したように、本発明によれば、たとえα線が半
導体基板に入射し、該半導体基板中で正または負の電荷
が発生しても、メモリセルが形成された半導体島が半導
体基板から絶縁されているため、これらの電荷をメモリ
セルが収集して起こるソフトエラー現象を防止できる効
果がある。また、周辺回路部からの雑音電荷に対しても
同様に耐性があるのは言うまでもない。
【図面の簡単な説明】
第１図は、本発明の第１の実施例の半導体記憶装置の断
面図、第２図は、従来の半導体記憶装置の一例の断面図
、第３図（ａ）〜（ｊ）は、第１図の半導体記憶装置の
製造方法を示す断面図、第４図（ａ）、（ｂ）は、本発
明の第２の実施例の平面図およびそのＡ−Ａ’断面図、
第５図は１本発明の第３の実施例の平面図、第６図（ａ
）、（ｂ）は、本発明の第４の実施例の平面図およびそ
のＢ−Ｂ’断面図、第７図（ａ）、（ｂ）は、本発明の
第５の実施例の平面図およびそのＣ−Ｃ′断面図、第８
図（ａ）、（ｂ）は、本発明の第６の実施例の平面図お
よびそのＤ−Ｄ’断面図である。 ３．３７・・・容量絶縁膜 ７・・・ゲート絶縁膜 １１．２１・・・ｐ型Ｓｉ基板 １２．１６．３６，１３４・・・ｎ“型不純物拡散層１
３．３８・・・プレート電極 １４・・・絶縁膜 １５．２２．３２．７２・・・ｐ型Ｓｉ島１７．１３２
・・・ワード線（ゲート電極）１８．１３６・・・デー
タ線 ３１．３３．３４・・・Ｓｉ３Ｎ４膜 ３５．３９．７１．１３１．１３３．１３５・・・Ｓ　
ｉ　Ｏ，膜 ３５．１００・・・絶縁膜 ４０・・・コンタクト穴 ８１・・・ワード線への配線層 ８２・・・メモリセル周辺回路部 ８３・・・ワード線への配線層 ８４・・・絶縁膜 ８５・・・メモリセル周辺回路部の側壁に残ったワード
線用材料 ８６・・・周辺回路部の壁

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に形成され、かつ、絶縁膜により上記
    半導体基板から絶縁された半導体島に、スイッチング素
    子と電荷蓄積素子とが上下方向に配置されていることを
    特徴とする半導体記憶装置。 ２、上記半導体がシリコンであることを特徴とすること
    を特徴とする特許請求の範囲第１項記載の半導体記憶素
    子。 ３、上記スイッチング素子が、上記半導体島の側壁上に
    絶縁膜を介して形成された筒状ゲート電極を有する縦型
    ＭＩＳトランジスタであることを特徴とする特許請求の
    範囲第１項記載の半導体記憶装置。 ４、第１導電型の上記半導体島の下部の少なくとも側壁
    表面領域に上記第１導電型とは反対導電型の第２導電型
    の不純物ドープ層が形成され、該不純物ドープ層表面上
    に、容量絶縁膜と、該容量絶縁膜上の電極により構成さ
    れた上記電荷蓄積素子を有することを特徴とする特許請
    求の範囲第１項記載の半導体記憶装置。 ５、上記半導体島が平面的に見ると線状に形成され、該
    線状の半導体島は一定間隔ごとに絶縁膜により絶縁分離
    され、該絶縁膜により絶縁分離された上記半導体島の両
    側面の表面に、それぞれ上記スイッチング素子と電荷蓄
    積素子とが上下方向に配置されていることを特徴とする
    特許請求の範囲第１項記載の半導体記憶装置。 ６、少なくとも１組の、スイッチング素子および電荷蓄
    積素子が配置され、絶縁膜で絶縁された複数個の半導体
    島が一定間隔で並べられて集積回路が構成されているこ
    とを特徴とする特許請求の範囲第１項記載の半導体記憶
    装置。 ７、メモリセルの周辺回路部の端部近傍に、記憶素子に
    用いない半導体島を少なくとも１個配置し、該半導体島
    上にゲート電極配線と、該ゲート電極配線および上記周
    辺回路部とのコンタクト配線を有することを特徴とする
    特許請求の範囲第６項記載の半導体記憶装置。 ８、半導体基板上に第１の耐酸化性膜を被着した後、異
    方性エッチングを行なうことにより上記第１の耐酸化性
    膜および上記半導体基板をエッチングし、上部に上記第
    １の耐酸化性膜が載置された半導体島を形成する第１の
    工程と、上記半導体島が形成された上記半導体基板上に
    第２の耐酸化性膜を被着し、異方性エッチングを行なう
    ことにより、上記半導体島の側壁に上記第２の耐酸化性
    膜を残し、上記半導体島の側壁および上部に残された上
    記第１および上記第２の耐酸化性膜をマスクとして異方
    性エッチングを行なうことによって上記半導体基板をさ
    らにエッチングする第２の工程と、上記半導体島が形成
    された上記半導体基板上に第３の耐酸化性膜を被着し、
    異方性エッチングを行なうことにより、上記半導体島の
    側壁に上記第３の耐酸化性膜を残す第３の工程と、上記
    第１〜第３の耐酸化性膜をマスクとして上記半導体基板
    表面を酸化して絶縁膜を形成し、上記絶縁膜により上記
    半導体島を上記半導体基板から絶縁分離する第４の工程
    とを含むことを特徴とする半導体記憶装置の製造方法。 ９、上記第３の工程と第４の工程との間に、上記第１〜
    第３の耐酸化性膜をマスクとして等方性エッチングを行
    なうことにより上記半導体島の底部を細くする工程を有
    することを特徴とする特許請求の範囲第８項記載の半導
    体記憶装置の製造方法。 １０、上記第４の工程の後、上記耐酸化性膜の一部を除
    去し、上記半導体島の下部側壁表面に上記半導体島に含
    まれる不純物の第１導電型とは反対の第２導電型の不純
    物ドープ層を形成する第５の工程と、上記不純物ドープ
    層の表面に容量絶縁膜を形成する第６の工程と、導電膜
    を埋込み、表面から所望の位置まで等方性エッチングを
    行なうことにより上記絶縁膜上で、かつ上記容量絶縁膜
    に接する容量電極を形成する第７の工程と、上記導電膜
    上に第２の絶縁膜を形成する第８の工程と、導電膜を埋
    込み、異方性ドライエッチングを行なうことにより、上
    記半導体島の上部側壁に該導電膜を残す第９の工程と、
    上記半導体島の上部表面の上記耐酸化性膜を除去し、上
    記半導体島の上部表面に第３の絶縁膜を形成した後、上
    記半導体島の上部表面に上記第２導電型の不純物ドープ
    層を形成する第１０の工程と、上記第２の絶縁膜上に第
    ４の絶縁膜を埋め込む第１１の工程と、上記半導体島上
    の上記第４の絶縁膜に開口を形成した後、導電膜を形成
    する第１２の工程を含むことを特徴とする特許請求の範
    囲第８項記載の半導体記憶装置の製造方法。 １１、上記第８の工程と第９の工程との間に、上記耐酸
    化性膜を除去し、上記半導体島の側壁表面にゲート絶縁
    膜を形成する工程を有することを特徴とする特許請求の
    範囲第８項記載の半導体記憶装置の製造方法。
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