JPH02143531A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02143531A JPH02143531A JP63298599A JP29859988A JPH02143531A JP H02143531 A JPH02143531 A JP H02143531A JP 63298599 A JP63298599 A JP 63298599A JP 29859988 A JP29859988 A JP 29859988A JP H02143531 A JPH02143531 A JP H02143531A
- Authority
- JP
- Japan
- Prior art keywords
- barrier layer
- electrode
- metallic wiring
- film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の配線構造に関するもので、さら
に詳しくは、下側にバリア層が形成されかつ外部接続用
の電極引出し部が形成される金属配線の構造に関するも
のである。
に詳しくは、下側にバリア層が形成されかつ外部接続用
の電極引出し部が形成される金属配線の構造に関するも
のである。
［従来の技術］
半導体集積回路の微細化に伴ってＰＮ接合の深さが浅く
なってきた。そして、それに従って、配線金属としては
ＡＱの代わりにＡＱ−Ｓｉ合金が用いられるようになっ
てきた。このＡ Ｑ −Ｓ ｉ合金は、接合を破壊する
ことなく浅いＮ型拡散層へのオーミックコンタクトを形
成できるという利点を持っている。
なってきた。そして、それに従って、配線金属としては
ＡＱの代わりにＡＱ−Ｓｉ合金が用いられるようになっ
てきた。このＡ Ｑ −Ｓ ｉ合金は、接合を破壊する
ことなく浅いＮ型拡散層へのオーミックコンタクトを形
成できるという利点を持っている。
ところが、このＡＱ−Ｓｉ合金は、そのコンタクト面積
が小さくなると、固溶限度以上に含有されているＳｉが
、ＡＱがドープされたＰ型Ｓｉとしてコンタクト部に優
先的に析出し、コンタクト抵抗を実効的に増大させてし
まうという欠点があった。この間の事情を具体的に説明
すれば下記のとおりである。
が小さくなると、固溶限度以上に含有されているＳｉが
、ＡＱがドープされたＰ型Ｓｉとしてコンタクト部に優
先的に析出し、コンタクト抵抗を実効的に増大させてし
まうという欠点があった。この間の事情を具体的に説明
すれば下記のとおりである。
例えば、２μｍルールの半導体集積回路にあっては、拡
散層およびゲート電極と金属配線との導通をとるための
絶縁膜のコンタクトホールの径つまりコンタクト面積が
比較的大きい。したがって、上記コンタクトホールを通
して拡散層へ接続される金属配線のコンタクト部にシリ
コン析出が生じた場合であっても、そのコンタクト部全
体にシリコン析出が進行しないためコンタクト抵抗はさ
ほど高くはならない、もっとも、２μ゛ｍルールの半導
体集積回路にあっても、金属配線が接続される拡散層が
Ｎ′拡散層でありしかもそれがリン拡散によって形成さ
れたものでは、シリコン析出によってコンタクト抵抗が
増大し、導通不良が発生し易いことが確認されている。
散層およびゲート電極と金属配線との導通をとるための
絶縁膜のコンタクトホールの径つまりコンタクト面積が
比較的大きい。したがって、上記コンタクトホールを通
して拡散層へ接続される金属配線のコンタクト部にシリ
コン析出が生じた場合であっても、そのコンタクト部全
体にシリコン析出が進行しないためコンタクト抵抗はさ
ほど高くはならない、もっとも、２μ゛ｍルールの半導
体集積回路にあっても、金属配線が接続される拡散層が
Ｎ′拡散層でありしかもそれがリン拡散によって形成さ
れたものでは、シリコン析出によってコンタクト抵抗が
増大し、導通不良が発生し易いことが確認されている。
これはリン拡散によってＮ′拡散層を形成する場合には
、その他の場合（例えば、砒素のイオン打込みによって
Ｎ°拡散層を形成する場合）に比べて半導体基板の表面
に結晶欠陥が生じにくく、したがって、シリコンの単結
晶成長化が進み易いことによる。
、その他の場合（例えば、砒素のイオン打込みによって
Ｎ°拡散層を形成する場合）に比べて半導体基板の表面
に結晶欠陥が生じにくく、したがって、シリコンの単結
晶成長化が進み易いことによる。
一方、１．３μｍルールの半導体集積回路にあっては、
＃！！縁膜に形成されるコンタクトホールの径つまりコ
ンタクト面積が小さいため、金属配線のコンタクト部全
体にシリコン析出が進行し易く、そのためコンタクト抵
抗の増大が顕著となり、導通不良が生じることが多々あ
った。今後、半導体集積回路の微細化が進むにつれ、そ
の傾向が顕著となる。
＃！！縁膜に形成されるコンタクトホールの径つまりコ
ンタクト面積が小さいため、金属配線のコンタクト部全
体にシリコン析出が進行し易く、そのためコンタクト抵
抗の増大が顕著となり、導通不良が生じることが多々あ
った。今後、半導体集積回路の微細化が進むにつれ、そ
の傾向が顕著となる。
そこで、従来、上記のようなシリコン析出による導通不
良を防止するため、拡散層に接続される金属配線の下側
にＭｏ等の金属のシリサイド層からなるバリア層を介在
することが行われてきた。
良を防止するため、拡散層に接続される金属配線の下側
にＭｏ等の金属のシリサイド層からなるバリア層を介在
することが行われてきた。
つまり、このバリア層の介在によって、ＡｎとＳｉとの
合金化反応が抑制され、拡散層へのオーミックコンタク
ト形成が実現できることになる。このような技術につい
ては、例えば、昭和６１年１１月１５日に株式会社培風
館から発行された「超高速ＭＯＳデバイス」第９５頁〜
第９６頁に記載されている。
合金化反応が抑制され、拡散層へのオーミックコンタク
ト形成が実現できることになる。このような技術につい
ては、例えば、昭和６１年１１月１５日に株式会社培風
館から発行された「超高速ＭＯＳデバイス」第９５頁〜
第９６頁に記載されている。
ところで、従来、上記のように金属配線の下側にバリア
層を形成するにあたっては、全屈配線下側の層間絶縁膜
へのスルーホール形成後、このスルーホール内および層
間絶縁膜上全面にスパッタリングによってＭｏシリサイ
ドを形成し、その後、このＭｏシリサイド上全面に同じ
くスパッタリングによってＡＱ（Ｓｉ含有）を形成し、
ＡＱおよびＭｏシリサイドのパターンニングを行ってい
た。
層を形成するにあたっては、全屈配線下側の層間絶縁膜
へのスルーホール形成後、このスルーホール内および層
間絶縁膜上全面にスパッタリングによってＭｏシリサイ
ドを形成し、その後、このＭｏシリサイド上全面に同じ
くスパッタリングによってＡＱ（Ｓｉ含有）を形成し、
ＡＱおよびＭｏシリサイドのパターンニングを行ってい
た。
［発明が解決しようとする課題］
ところが、下側にバリア層を介在した金属配線が最終金
属配線である場合、つまり外部接続用の電極引出し部が
形成される金属配線である場合にあっては、電極の剪断
強度および引張り強度の低下が引き起こされた。例えば
、電極としてバンプを形成するものでは、バンプ強度試
験の際にバンプ剥れが生じ易かった。かかる問題は、電
極引出し部をそのままポンディングパッドとして利用す
る場合にも生じる。
属配線である場合、つまり外部接続用の電極引出し部が
形成される金属配線である場合にあっては、電極の剪断
強度および引張り強度の低下が引き起こされた。例えば
、電極としてバンプを形成するものでは、バンプ強度試
験の際にバンプ剥れが生じ易かった。かかる問題は、電
極引出し部をそのままポンディングパッドとして利用す
る場合にも生じる。
本発明者は、かかる問題を解明するため、種々の実験を
行なったところ下記のことが分かった。
行なったところ下記のことが分かった。
即ち、最終金属配線の下側に（殊に外部接続用の電極引
出し部下側に）バリア層が設けられているものでは、下
側にバリア層が存在しない金属配線に比べて、その下側
の眉間絶縁膜との接着強度が弱い。したがって、バンプ
を通じて配線に引張り力または剪断力が作用すると、バ
リア層がＭｏ膜に対して容易に剥離されてしまう。この
ような問題は、バリア層がＭｏシリサイド以外の高融点
金属シリサイドで構成されている場合、さらには高融点
金属で構成されている場合にも生じる。
出し部下側に）バリア層が設けられているものでは、下
側にバリア層が存在しない金属配線に比べて、その下側
の眉間絶縁膜との接着強度が弱い。したがって、バンプ
を通じて配線に引張り力または剪断力が作用すると、バ
リア層がＭｏ膜に対して容易に剥離されてしまう。この
ような問題は、バリア層がＭｏシリサイド以外の高融点
金属シリサイドで構成されている場合、さらには高融点
金属で構成されている場合にも生じる。
本発明は、かかる点に鑑みなされたもので、電極の外力
に対する強度を向上させることが可能な半導体装置を提
供することを目的としている。
に対する強度を向上させることが可能な半導体装置を提
供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、下側にバリア層が形成されかつ外部接続用の電極
引出し部が形成される金属配線において、上記電極引出
し部の下側部分にはバリア層を設けないようにしたもの
である。
引出し部が形成される金属配線において、上記電極引出
し部の下側部分にはバリア層を設けないようにしたもの
である。
［作用コ
上記した手段によれば、電極引出し部の下側部分にバリ
ア層を設けないので、核部では金属配線とその下側の層
間絶縁膜とは直接に接触する。したがって、金属配線と
その下側に位置する層間絶縁膜との接着強度が増大する
。その結果、外部接続用の電極に外力が作用した場合で
あっても金属配線が層間絶縁膜から剥がれづらくなり、
外部接続用の電極の外力に対する強度が増し、電極の信
頼性が向上することとなる。
ア層を設けないので、核部では金属配線とその下側の層
間絶縁膜とは直接に接触する。したがって、金属配線と
その下側に位置する層間絶縁膜との接着強度が増大する
。その結果、外部接続用の電極に外力が作用した場合で
あっても金属配線が層間絶縁膜から剥がれづらくなり、
外部接続用の電極の外力に対する強度が増し、電極の信
頼性が向上することとなる。
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。
て説明する。
第１図には実施例の半導体装置の断面構造が示されてい
る。また、第２図にはその平面レイアウトが示されてい
る。
る。また、第２図にはその平面レイアウトが示されてい
る。
第１図において符号１は例えばＰ型半専体基板を表わし
ており、この半導体基板１にはフィールド絶縁膜２によ
って他の回路素子と絶縁分離されるようにして例えばＮ
チャネルＭＯ８ＦＥＴが構成されている。つまり、半導
体基板１のフィールド酸化膜２によって区画される領域
にはソース／ドレインを構成するＮ’拡散層３が形成さ
れ、さらにソース／ドレイン間のチャネルとなる領域上
側にはゲート酸化膜４を介してゲート電極５が形成され
ている。また、ゲート電極５の上にはＣＶＤ酸化膜６が
形成され、さらに、このＣＶＤ酸化膜６の上には該ＣＶ
Ｄ酸化膜６と共に層間絶縁膜を構成するＰＳＧ膜７が形
成されている。さらにまた、上記ＰＳＧ膜７の上には金
属配線８が設けられている。この金属配線８の一端は、
上記ＰＳＧ膜７およびＣＶＤ膜６に形成したスルーホー
ル７ａを通して上記拡散層３に接続されており、−方、
その他端には、第２図にも示すように、矩形の電極引出
し部（バンプ付設部もしくはポンディングパッド）８ａ
が形成されている。また、この金属配線８の上には最終
パッシベーション膜９が形成されており、この最終パッ
シベーション膜９に設けたスルーホール９ａからは上記
電極引出し部８ａが外部に露出されるようになっている
。
ており、この半導体基板１にはフィールド絶縁膜２によ
って他の回路素子と絶縁分離されるようにして例えばＮ
チャネルＭＯ８ＦＥＴが構成されている。つまり、半導
体基板１のフィールド酸化膜２によって区画される領域
にはソース／ドレインを構成するＮ’拡散層３が形成さ
れ、さらにソース／ドレイン間のチャネルとなる領域上
側にはゲート酸化膜４を介してゲート電極５が形成され
ている。また、ゲート電極５の上にはＣＶＤ酸化膜６が
形成され、さらに、このＣＶＤ酸化膜６の上には該ＣＶ
Ｄ酸化膜６と共に層間絶縁膜を構成するＰＳＧ膜７が形
成されている。さらにまた、上記ＰＳＧ膜７の上には金
属配線８が設けられている。この金属配線８の一端は、
上記ＰＳＧ膜７およびＣＶＤ膜６に形成したスルーホー
ル７ａを通して上記拡散層３に接続されており、−方、
その他端には、第２図にも示すように、矩形の電極引出
し部（バンプ付設部もしくはポンディングパッド）８ａ
が形成されている。また、この金属配線８の上には最終
パッシベーション膜９が形成されており、この最終パッ
シベーション膜９に設けたスルーホール９ａからは上記
電極引出し部８ａが外部に露出されるようになっている
。
ここで、上記金属配線８はＡ Ｑ −Ｓ ｉ合金によっ
て構成されている。そして、この金属配線８の下側には
部分的にバリア層１２が敷設されている。
て構成されている。そして、この金属配線８の下側には
部分的にバリア層１２が敷設されている。
つまり、バリア層１２は上記Ｎ’拡散Ｍ３とのコンタク
ト部およびその周辺部には設けられているが、上記電極
引出し部８ａの下側には設けられてはいない。なお、バ
リア層１２は例えばＭｏ、Ｔａ、Ｔｉ、Ｗなどの高融点
金属またはそのシリサイド層またはＴｉＷ、ＴｉＮなど
の金属から構成されている。
ト部およびその周辺部には設けられているが、上記電極
引出し部８ａの下側には設けられてはいない。なお、バ
リア層１２は例えばＭｏ、Ｔａ、Ｔｉ、Ｗなどの高融点
金属またはそのシリサイド層またはＴｉＷ、ＴｉＮなど
の金属から構成されている。
次に、上記半導体装置の製造方法を説明する。
フィールド酸化膜２が形成された半導体基板１の上にゲ
ート酸化膜４を形成した後ゲート電極５を形成する。こ
のゲート電極５は例えばポリシリコン、高融点金属のシ
リサイドによって構成されている。なお、シリサイドを
用いる場合には一般的にシリサイドとポリシリコンとの
積層構造とされる。その後、ソース／ドレインのＮ’拡
散層３を形成し、ＣＶＤ酸化膜６およびＰＳＧ膜７の形
成を行った後、Ｎ′拡散層３へのコンタクトのためのス
ルーホール７ａを形成する。ここまで終了した状態が第
３図（Ａ）に示されている。
ート酸化膜４を形成した後ゲート電極５を形成する。こ
のゲート電極５は例えばポリシリコン、高融点金属のシ
リサイドによって構成されている。なお、シリサイドを
用いる場合には一般的にシリサイドとポリシリコンとの
積層構造とされる。その後、ソース／ドレインのＮ’拡
散層３を形成し、ＣＶＤ酸化膜６およびＰＳＧ膜７の形
成を行った後、Ｎ′拡散層３へのコンタクトのためのス
ルーホール７ａを形成する。ここまで終了した状態が第
３図（Ａ）に示されている。
次いで、スパッタもしくは蒸着等により上記ＰＳＧ膜７
上全面に例えばＭＯシリサイドからなるバリア層１２を
形成する（第３図（Ｂ）参照）。
上全面に例えばＭＯシリサイドからなるバリア層１２を
形成する（第３図（Ｂ）参照）。
その後、ホトリソグラフィおよびエツチングによって電
極引出し部８ａに対応する領域のバリア層１２をエツチ
ングする（第３図（Ｃ）参照）。このときのエツチング
としては例えばＦ系またはＣＱ系のガスを用いたプラズ
マエツチングが行われる。続いて、バリア層１２上全面
にスパッタもしくは蒸着によってＡＱ （Ｓｉを含有）
からなる金属配線８を形成しく第３図（Ｄ）参照）、そ
の後、ホトリソグラフィおよびエツチングによって金属
配線８およびバリア層１２のパターンニングを行う（第
３図（Ｅ）参照）。このときのエツチングとしては、例
えばＣＱ系ガスを用いたプラズマエツチングが行われる
。
極引出し部８ａに対応する領域のバリア層１２をエツチ
ングする（第３図（Ｃ）参照）。このときのエツチング
としては例えばＦ系またはＣＱ系のガスを用いたプラズ
マエツチングが行われる。続いて、バリア層１２上全面
にスパッタもしくは蒸着によってＡＱ （Ｓｉを含有）
からなる金属配線８を形成しく第３図（Ｄ）参照）、そ
の後、ホトリソグラフィおよびエツチングによって金属
配線８およびバリア層１２のパターンニングを行う（第
３図（Ｅ）参照）。このときのエツチングとしては、例
えばＣＱ系ガスを用いたプラズマエツチングが行われる
。
その後、金属配線８上全面に最終パッシベーション膜９
を形成し、このパッシベーション膜９の電極引出し部８
ａに対応する領域にスルーホール９ａを形成する。そし
て、核部をそのままポンディングパッドとして利用する
か、もしくは核部にバンプを形成する。なお、バンプを
形成する場合には最終パッシベーション膜９を例えばＰ
ＳＧとポリイミド系の樹脂との２層構造とする。
を形成し、このパッシベーション膜９の電極引出し部８
ａに対応する領域にスルーホール９ａを形成する。そし
て、核部をそのままポンディングパッドとして利用する
か、もしくは核部にバンプを形成する。なお、バンプを
形成する場合には最終パッシベーション膜９を例えばＰ
ＳＧとポリイミド系の樹脂との２層構造とする。
上記のような構造を持つ半導体装置によれば下記のよう
な効果を得ることができる。
な効果を得ることができる。
即ち、上記半導体装置によれば、電極引出し部８ａの下
側にはバリアＭ１２が設けられていないので、核部では
金属配線８とＰＳＧ膜７とが直接接触する。その結果１
両者の接着強度が向上するという作用によって、電極の
外力に対する強度が向上することとなる。
側にはバリアＭ１２が設けられていないので、核部では
金属配線８とＰＳＧ膜７とが直接接触する。その結果１
両者の接着強度が向上するという作用によって、電極の
外力に対する強度が向上することとなる。
また一方、例えばＮ’拡散層３とのコンタクト部分では
２層化配線となっているため、シリコン析出などの心配
もない。
２層化配線となっているため、シリコン析出などの心配
もない。
故に、歩留り・信頼性の高い半導体装置の実現が可能と
なる。
なる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
上記においては、一端がＮ’拡散層３に接続されるもの
について説明してきたが、勿論ｐｉ拡散層３に接続され
るものでも良く、さらには、多層配、ｓｍ造の最上層金
属配線またはゲート電極をそのまま配線として用いるも
のにも適用できることは勿論である。
について説明してきたが、勿論ｐｉ拡散層３に接続され
るものでも良く、さらには、多層配、ｓｍ造の最上層金
属配線またはゲート電極をそのまま配線として用いるも
のにも適用できることは勿論である。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、下側にバリア層が形成されかつ外部接続用の電極
引出し部が形成される金属配線において、上記電極引出
し部下側にはバリア層を設けないようにしたので、核部
では金属配線とその下側の層間絶縁膜との接着強度が増
大する。その結果、外部接続用電極に外力が作用した場
合であっても金属配線が層間絶縁膜から剥がれづらくな
り、外部接続用電極の外力に対する強度が増し、電極の
信頼性が向上することとなる。
引出し部が形成される金属配線において、上記電極引出
し部下側にはバリア層を設けないようにしたので、核部
では金属配線とその下側の層間絶縁膜との接着強度が増
大する。その結果、外部接続用電極に外力が作用した場
合であっても金属配線が層間絶縁膜から剥がれづらくな
り、外部接続用電極の外力に対する強度が増し、電極の
信頼性が向上することとなる。
第１図は本発明に係る半導体装置の実施例の縦断面図、
第２図は第１図の半導体装置の平面図。
第３図（Ａ）〜（Ｅ）は第１図の半導体装置の製造工程
を示す縦断面図である。 ８・・・・Ａρ配線、１２・・・・バリア層。 第 図 （Ａ） 第 図 （ＤＪ （Ｅ）
を示す縦断面図である。 ８・・・・Ａρ配線、１２・・・・バリア層。 第 図 （Ａ） 第 図 （ＤＪ （Ｅ）
Claims (1)
- 【特許請求の範囲】 １、アルミニウム層とバリア層とで構成された金属配線
層を有する半導体装置において、電極引出し部にはバリ
ア層が設けられていないことを特徴とする半導体装置。 ２、上記バリア層は高融点金属シリサイドからなること
を特徴とする請求項１記載の半導体装置。 ３、上記バリア層は高融点金属からなることを特徴とす
る請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298599A JPH02143531A (ja) | 1988-11-25 | 1988-11-25 | 半導体装置 |
| US07/364,463 US5061985A (en) | 1988-06-13 | 1989-06-12 | Semiconductor integrated circuit device and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298599A JPH02143531A (ja) | 1988-11-25 | 1988-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143531A true JPH02143531A (ja) | 1990-06-01 |
Family
ID=17861820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298599A Pending JPH02143531A (ja) | 1988-06-13 | 1988-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143531A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019696A (ja) * | 2003-06-26 | 2005-01-20 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6881669B2 (en) | 2000-05-03 | 2005-04-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making electronic devices having a monolayer diffusion barrier |
| JP2016174089A (ja) * | 2015-03-17 | 2016-09-29 | セイコーエプソン株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225644A (ja) * | 1982-06-23 | 1983-12-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS5950546A (ja) * | 1982-09-17 | 1984-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5965476A (ja) * | 1982-10-07 | 1984-04-13 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-11-25 JP JP63298599A patent/JPH02143531A/ja active Pending
Patent Citations (3)
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| JP2005019696A (ja) * | 2003-06-26 | 2005-01-20 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2016174089A (ja) * | 2015-03-17 | 2016-09-29 | セイコーエプソン株式会社 | 半導体装置 |
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