JPH02143603U - - Google Patents

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JPH02143603U
JPH02143603U JP4980989U JP4980989U JPH02143603U JP H02143603 U JPH02143603 U JP H02143603U JP 4980989 U JP4980989 U JP 4980989U JP 4980989 U JP4980989 U JP 4980989U JP H02143603 U JPH02143603 U JP H02143603U
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JP
Japan
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cpu
control device
numerical control
auxiliary
main cpu
Prior art date
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JP4980989U
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  • Numerical Control (AREA)
  • Multi Processors (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例による数値制御装
置の構成図、第２図は従来の数値制御装置の構成
図である。 図において、１は主ＣＰＵカード、２は主メモ
リカード、３はシリアルＩ／Ｏカード、４はデユ
アルポートＲＡＭ、６はＲＡＭ、７はシリアルＩ
／Ｏ用補助ＣＰＵ、８はシリアル変換器、９はフ
リツプフロツプ、１０はアドレスデユーダ、１１
は主ＣＰＵ、１２はリセツト信号作成回路である
。なお、図中同一符号は同一、または相当部分を
示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＰＵを複数個備えて分散処理を行う数値制御
    装置において、主たるＣＰＵから補助ＣＰＵのリ
    セツト状態を制御できる機能と、補助ＣＰＵの実
    行プログラムを主たるＣＰＵから転送する手段を
    備え、補助ＣＰＵ側にプログラム格納ＲＯＭを設
    けないことを特徴とする数値制御装置。
JP4980989U 1989-04-27 1989-04-27 Pending JPH02143603U (ja)

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JP4980989U JPH02143603U (ja) 1989-04-27 1989-04-27

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JP4980989U JPH02143603U (ja) 1989-04-27 1989-04-27

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JPH02143603U true JPH02143603U (ja) 1990-12-05

Family

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JP4980989U Pending JPH02143603U (ja) 1989-04-27 1989-04-27

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