JPH02143607A - クロックノイズ検出回路 - Google Patents
クロックノイズ検出回路Info
- Publication number
- JPH02143607A JPH02143607A JP63297601A JP29760188A JPH02143607A JP H02143607 A JPH02143607 A JP H02143607A JP 63297601 A JP63297601 A JP 63297601A JP 29760188 A JP29760188 A JP 29760188A JP H02143607 A JPH02143607 A JP H02143607A
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- Japan
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- signal
- clock
- counter
- period
- input
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 18
- 230000003111 delayed effect Effects 0.000 claims description 13
- 230000001934 delay Effects 0.000 claims description 4
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロックノイズ検出回路に関する。
従来のクロックノイズ検出回路は、クロック同期回路よ
り出力される入力クロック信号の数倍の周波数を持ち、
かつ入力クロック信号に同期したクロックを用いて入力
クロック信号をサンプルし、位相監視を行なうことでク
ロックノイズの検出を行なっていた。
り出力される入力クロック信号の数倍の周波数を持ち、
かつ入力クロック信号に同期したクロックを用いて入力
クロック信号をサンプルし、位相監視を行なうことでク
ロックノイズの検出を行なっていた。
上述した従来のクロックノイズ検出回路は、入力クロッ
ク信号の数倍の周波数を作成するためのクロック同期回
路が必要であり、また入力クロック信号がシステム内で
使用している最高速クロックの場合は、クロックノイズ
の検出は不可能であるという欠点があった。
ク信号の数倍の周波数を作成するためのクロック同期回
路が必要であり、また入力クロック信号がシステム内で
使用している最高速クロックの場合は、クロックノイズ
の検出は不可能であるという欠点があった。
本発明のクロックノイズ検出回路は、
（Ａ）クロック信号にもとづいて、前記クロック信号の
倍周期の倍周期信号を出力するフリップフロップ、 （１）前記倍周期信号を遅延させ、遅延倍周期信号を出
力する遅延線、 （Ｃ）前記遅延倍周期信号を許可信号とし、前記クロッ
ク信号の変化点を計数して第１の検出信号を出力する第
１のカウンタ、 （Ｄ）前記遅延倍周期信号の反転信号を許可信号とし、
前記クロック信号の変化点を計数して第２の検出信号を
出力する第２のカウンタ、とを含んで構成される。
倍周期の倍周期信号を出力するフリップフロップ、 （１）前記倍周期信号を遅延させ、遅延倍周期信号を出
力する遅延線、 （Ｃ）前記遅延倍周期信号を許可信号とし、前記クロッ
ク信号の変化点を計数して第１の検出信号を出力する第
１のカウンタ、 （Ｄ）前記遅延倍周期信号の反転信号を許可信号とし、
前記クロック信号の変化点を計数して第２の検出信号を
出力する第２のカウンタ、とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示すクロックノイズ検出回路は、（＾）タロツ
ク信号ａにもとづいて、クロック信号ａの倍周期の倍周
期信号すを出力するフリップフロップ１、 （Ｂ）倍周期信号すを遅延させ、遅延倍周期信号Ｃを出
力する遅延線２、 （Ｃ）遅延倍周期信号Ｃを許可信号とし、クロック信号
ａの変化点を計数して第１の検出信号ｆを出力する第１
のカウンタ３、 （Ｄ）遅延倍周期信号Ｃの反転信号を許可信号とし、ク
ロック信号ａの変化点を計数して第２の検出信号ｇを出
力する第２のカウンタ４、とを含んで構成される。
ク信号ａにもとづいて、クロック信号ａの倍周期の倍周
期信号すを出力するフリップフロップ１、 （Ｂ）倍周期信号すを遅延させ、遅延倍周期信号Ｃを出
力する遅延線２、 （Ｃ）遅延倍周期信号Ｃを許可信号とし、クロック信号
ａの変化点を計数して第１の検出信号ｆを出力する第１
のカウンタ３、 （Ｄ）遅延倍周期信号Ｃの反転信号を許可信号とし、ク
ロック信号ａの変化点を計数して第２の検出信号ｇを出
力する第２のカウンタ４、とを含んで構成される。
入力端子ＩＯはフリップフロップ１のクロック入力であ
るＦＯＣＬＫとインバータ６の入力に接続され、フリッ
プフロップ１の正信号出力であるＦＯＱは遅延線２の入
力に接続され、フリップフロップ１の負信号出力である
ＦＯＱＮはフリップフロップ１のデータ入力ＦＯＤと接
続される。
るＦＯＣＬＫとインバータ６の入力に接続され、フリッ
プフロップ１の正信号出力であるＦＯＱは遅延線２の入
力に接続され、フリップフロップ１の負信号出力である
ＦＯＱＮはフリップフロップ１のデータ入力ＦＯＤと接
続される。
遅延線２の出力はカウンタ３の許可入力信号ＣＯＥと、
カウンタ４のリセット入力信号ＣＩＲ８Ｔと、インバー
タ７の入力に接続される。
カウンタ４のリセット入力信号ＣＩＲ８Ｔと、インバー
タ７の入力に接続される。
インバータ６の出力はカウンタ３のクロック人力Ｃ０Ｃ
ＬＫと、カウンタ４のクロック入力ＣＩＣＬＫとに接続
される。
ＬＫと、カウンタ４のクロック入力ＣＩＣＬＫとに接続
される。
インバータ７の出力はカウンタ３のリセット人力ＣＯＲ
５Ｔと、カウンタ４の許可信号入力ＣＩＥとに接続され
る。
５Ｔと、カウンタ４の許可信号入力ＣＩＥとに接続され
る。
また、カウンタ３の２−出力Ｃ０ＱＩはオア回路８の一
方の入力と接続され、カウンタ４の２゛出力ＣＩＱ１は
オア回路８の他方の入力と接続され、オア回路８の出力
はフリップフロップ５のクロック人力ＦＩＣＬＫ、フリ
ップフロップ５のデータ入力ＦＩＤは抵抗を介して電源
ＶＣＣに接続されＰｕ１ｌ Ｕｐされている。
方の入力と接続され、カウンタ４の２゛出力ＣＩＱ１は
オア回路８の他方の入力と接続され、オア回路８の出力
はフリップフロップ５のクロック人力ＦＩＣＬＫ、フリ
ップフロップ５のデータ入力ＦＩＤは抵抗を介して電源
ＶＣＣに接続されＰｕ１ｌ Ｕｐされている。
フリップフロップ５のリセット入力Ｆ Ｉ Ｒ３Ｔは入
力端子■１に接続され、フリップフロップ５の正信号出
力ＦＩＱは出力端子ＯＯに接続されている。
力端子■１に接続され、フリップフロップ５の正信号出
力ＦＩＱは出力端子ＯＯに接続されている。
第２図は第１図に示すクロックノイズ検出回路の動作を
説明するタイムチャートである。
説明するタイムチャートである。
カウンタ３では遅延倍周期信号Ｃがアクティブな間のク
ロック信号ａの立下り変化点の計数を行なっている。
ロック信号ａの立下り変化点の計数を行なっている。
クロック信号ａが正常な状態では、遅延倍周期信号Ｃが
アクティブな間のクロック信号ａの立下り変化は１回で
あり、カウンタ３の計数出力は１であるため、カウンタ
３の検出信号ｆは変化しない 第２図のＡ点に示すようなノイズがクロック信号ａに発
生した場合、倍周期信号すも同時に乱れるが、遅延倍周
期信号Ｃは倍周期を保っている。
アクティブな間のクロック信号ａの立下り変化は１回で
あり、カウンタ３の計数出力は１であるため、カウンタ
３の検出信号ｆは変化しない 第２図のＡ点に示すようなノイズがクロック信号ａに発
生した場合、倍周期信号すも同時に乱れるが、遅延倍周
期信号Ｃは倍周期を保っている。
そのため、遅延倍周期信号Ｃがアクティブな間のクロッ
ク信号ａの立下り変化が２回以上存在し、カウンタ３の
計数結果が２以上となり、カウンタ３の検出信号ｆが変
化する。この変化点をオア回路８を介してフリップフロ
ップ５で保持し、出力端子Ｏ○に異常信号りを出力する
。
ク信号ａの立下り変化が２回以上存在し、カウンタ３の
計数結果が２以上となり、カウンタ３の検出信号ｆが変
化する。この変化点をオア回路８を介してフリップフロ
ップ５で保持し、出力端子Ｏ○に異常信号りを出力する
。
フリップフロップ５の保持状態をクリアする時は、入力
端子■１よりリセット信号ｉを入力する。
端子■１よりリセット信号ｉを入力する。
カウンタ３では、許可信号に遅延倍周期信号Ｃを用いる
ため、クロック信号の１／２領域の監視しかできないの
で、許可信号とリセット信号を各々反転させ入力し、同
様の動作をするカウンタ４で残りの１／２領域の監視を
行なう。
ため、クロック信号の１／２領域の監視しかできないの
で、許可信号とリセット信号を各々反転させ入力し、同
様の動作をするカウンタ４で残りの１／２領域の監視を
行なう。
本発明のクロックノイズ検出回路は、入力クロックの倍
周期の信号を作成し、それを遅延させカウンタの許可信
号に用いて、入力クロックの変化点を計数することによ
り、入力クロック以外のクロックを用いずに、入力クロ
ックのノイズを検出できるという効果がある。
周期の信号を作成し、それを遅延させカウンタの許可信
号に用いて、入力クロックの変化点を計数することによ
り、入力クロック以外のクロックを用いずに、入力クロ
ックのノイズを検出できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すクロックノイズ検出回路の動作を説明するタイ
ムチャートである。 １・・・・・・フリップフロップ、２・・・・・・遅延
線、３゜４・・・・・・カウンタ、５・・・・・・フリ
ップフロップ、６゜７・・・・・・インバータ、８・・
・・・・オア回路。 代理人 弁理士 内 原 晋
図に示すクロックノイズ検出回路の動作を説明するタイ
ムチャートである。 １・・・・・・フリップフロップ、２・・・・・・遅延
線、３゜４・・・・・・カウンタ、５・・・・・・フリ
ップフロップ、６゜７・・・・・・インバータ、８・・
・・・・オア回路。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 （Ａ）クロック信号にもとづいて、前記クロック信号の
倍周期の倍周期信号を出力するフリップフロップ、 （Ｂ）前記倍周期信号を遅延させ、遅延倍周期信号を出
力する遅延線、 （Ｃ）前記遅延倍周期信号を許可信号とし、前記クロッ
ク信号の変化点を計数して第１の検出信号を出力する第
１のカウンタ、 （Ｄ）前記遅延倍周期信号の反転信号を許可信号とし、
前記クロック信号の変化点を計数して第２の検出信号を
出力する第２のカウンタ、 とを含むことを特徴とするクロックノイズ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297601A JPH02143607A (ja) | 1988-11-24 | 1988-11-24 | クロックノイズ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297601A JPH02143607A (ja) | 1988-11-24 | 1988-11-24 | クロックノイズ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143607A true JPH02143607A (ja) | 1990-06-01 |
Family
ID=17848673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297601A Pending JPH02143607A (ja) | 1988-11-24 | 1988-11-24 | クロックノイズ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143607A (ja) |
-
1988
- 1988-11-24 JP JP63297601A patent/JPH02143607A/ja active Pending
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