JPH02143645U - - Google Patents

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JPH02143645U
JPH02143645U JP1990055874U JP5587490U JPH02143645U JP H02143645 U JPH02143645 U JP H02143645U JP 1990055874 U JP1990055874 U JP 1990055874U JP 5587490 U JP5587490 U JP 5587490U JP H02143645 U JPH02143645 U JP H02143645U
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signal
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Description

【図面の簡単な説明】
第１図は本考案に従つて構成したデイジタルデ
ータ処理システムのブロツク・ダイアグラムであ
る。第２図は第１図の中央処理ユニツト１０の一
部を示すブロツク・ダイアフラムである。第３図
は第１図の記憶ユニツト１１のブロツク・ダイア
グラムである。第４Ａ図、第４Ｂ図を含む第４図
は、それぞれＲＥＡＤ動作、ＷＲＩＴＥ動作のと
きに中央処理ユニツト１０と記憶ユニツト１１と
の間でメモリ母線１５を通して情報を転送するた
めの信号のシーケンスを示すタイミング・ダイア
グラムである。第５図は記憶ユニツト１１の特殊
な実施例の動作を理解するのに役立つメモリ・ア
ドレス割当てのダイアフラムである。第６図は記
憶ユニツト１１の特殊な実施例の動作を理解する
のに役立つ別のダイアフラムである。第７図は記
憶ユニツト１１の一部のブロツク・ダイアグラム
である。第８図は記憶ユニツト１１内の制御・状
態レジスタのダイアグラムであり、レジスタの種
々のステージの割当ておよび解釈を説明する図で
ある。第９Ａ図、第９Ｂ図を含む第９図は第１図
の中央処理ユニツトおよび入出力母線からのメモ
リ・リクエストの間を調停する、記憶ユニツト１
１内の回路のブロツク・ダイアフラムと論理回路
ダイアグラムである。第１０Ａ図ないし第１０Ｃ
図を含む第１０図は記憶ユニツト１１のデータ経
路の一部を示すブロツク・ダイアグラムである。
第１１Ａ図ないし第１１Ｑ図を含む第１１図は中
央処理ユニツト１０から種々の指令に応答して記
憶ユニツト１１の実行する動作シーケンスを示す
フロー・ダイアグラムである。 １０……中央処理ユニツト、１１……記憶ユニ
ツト、１２……入出力ユニツト、１３……端末装
置、１４……加速装置母線、１５……メモリ母線
、１６……入出力母線、１７……端末母線、２０
……データ・プロセツサ、２１……制御蓄積記憶
装置、２２……コンソール・プロセツサ、３０…
…記憶装置制御器、６０……データ経路、６３…
…命令バツフア、６４……割込中央処理ユニツト
、６５……マイクロシーケンサ。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 中央処理ユニツト１０と、アドレス信号１
    １０、制御信号１１１およびデータ信号１１０を
    転送する手段を含む相互接続手段１５と、を有す
    るデータ処理システムに接続される記憶ユニツト
    であつて、上記記憶ユニツトは、 それぞれ識別可能な複数のサブロケーシヨンを
    有する複数のアドレス指定可能な記憶ロケーシヨ
    ンを備えており；更に、 (a) 選定される記憶ロケーシヨンから、およ
    び記憶ロケーシヨンにデータを転送するデータ転
    送手段７７，８６，８７，９０と； (b) 上記データ転送手段７７，８６，８７，
    ９０に接続されていて、アドレス指定可能な記憶
    ロケーシヨンに転送されたデータ信号を記憶する
    転送データ信号記憶手段９１と； (c) 上記相互接続手段１５および上記データ
    転送手段７７，８６，８７，９０に接続されてい
    て、ローテーシヨン制御信号に応答してデータ信
    号を循環させるローテーシヨン手段３５１，３５
    ２，３５３と； (d) 上記ローテーシヨン手段３５１，３５２
    ，３５３、上記転送データ信号記憶手段９１およ
    び上記相互接続手段１５に接続されていて、上記
    循環させられたデータ信号を記憶する循環データ
    信号記憶手段３５０と； (e) 上記データ転送手段７７，８６，８７，
    ９０、上記転送データ信号記憶手段９１、上記ロ
    ーテーシヨン手段３５１，３５２，３５３および
    上記循環データ信号記憶手段３５０に接続され、
    更に上記アドレス信号および上記制御信号に応答
    して記憶ユニツトの１個またはそれ以上の上記記
    憶ロケーシヨンに関して単一のデータ転送を可能
    にするようその作動を制御するために上記アドレ
    ス信号および上記制御信号を受信するように接続
    されている制御手段９６、（第１０ｃ図）、“Ｓ
    ＥＣ ＭＥＭ ＣＹＣ”、“ＴＷＯ ＭＥＭ Ｃ
    ＹＣ”と； を備えていて； (f) 上記制御信号は、上記アドレス指定可能
    な記憶ロケーシヨンのそれに対しデータ信号が転
    送されるべきサブロケーシヨンの数を指示するデ
    ータ・タイプ信号ＤＴ（１：０）を含んでおり；
    上記制御手段９６、（第１０ｃ図）、“ＳＥＣ
    ＭＥＭ ＣＹＣ”、“ＴＷＯ ＭＥＭ ＣＹＣ”
    は、上記相互接続手段１５に接続されていて循環
    の量を指示するローテーシヨン制御信号ＲＯＴ（
    Ａ１：Ａ０）を発生するため上記データ・タイプ
    信号ＤＴ（１：０）および上記アドレス信号を受
    信するローテーシヨン制御手段３００を含んでお
    り；上記ローテーシヨン手段３５１，３５２，３
    ５３は、 (i) 上記相互接続手段１５、上記循環デー
    タ信号記憶手段３５０および上記ローテーシヨン
    制御手段３００に接続されていて、上記ローテー
    シヨン制御手段３００からのローテーシヨン制御
    信号ＲＯＴ（Ａ１：Ａ０）に応答して、上記相互
    接続手段から受信したデータ信号を循環させ、か
    つ循環させられたデータ信号を上記循環データ信
    号記憶手段に記憶するために伝送する作動を行な
    い、単一の記憶ロケーシヨンへの書込み動作のた
    め上記ローテーシヨン制御手段によつて１度作動
    せしめられ、隣接する２つの記憶ロケーシヨンへ
    の書込み動作のため上記循環データ信号記憶手段
    ３５０の下位アドレスおよび上位アドレスに上記
    循環されたデータ信号を伝送するために上記ロー
    テーシヨン制御手段“ＳＥＣ ＭＥＭ ＣＹＣ”
    によつて２度作動せしめられる第１手段３５２と
    ； (ii) 上記転送データ信号記憶手段９１、上
    記相互接続手段１５および上記ローテーシヨン制
    御手段３００に接続されていて、上記ローテーシ
    ヨン制御手段３００からのローテーシヨン制御信
    号ＲＯＴ（Ａ１：Ａ０）に応答して、上記転送デ
    ータ信号記憶手段９１から受信したデータ信号を
    循環させ、かつ循環させられたデータ信号を上記
    相互接続手段１５に伝送する作動を行ない、単一
    の記憶ロケーシヨンからの読出し動作のため独立
    的に作動する第２手段３５３と； (iii) 上記転送データ信号記憶手段９１、
    上記循環データ信号記憶手段３５０および上記ロ
    ーテーシヨン制御手段３００に接続されていて、
    上記ローテーシヨン制御手段３００からのローテ
    ーシヨン制御信号ＲＯＴ（Ａｌ：Ａ０）に応答し
    て、上記転送データ記憶手段９１から受信したデ
    ータ信号を循環させ、かつ循環させられたデータ
    信号を上記循環データ信号記憶手段３５０に記憶
    するために伝送する作動を行ない、隣接する２つ
    の記憶ロケーシヨンからの読出し動作のためにだ
    け上記第２手段３５３と関連して作動し、上記制
    御手段“ＴＷＯ ＭＥＭ ＣＹＣ”によつて可能
    化されて第１記憶ロケーシヨンからのデータ信号
    を上記循環データ信号記憶手段３５０に循環させ
    、上記制御手段“ＳＥＣ ＭＥＭ ＣＹＣ”によ
    つて可能化された上記第２手段３５３が隣接記憶
    ロケーシヨンからのデータ信号を上記循環データ
    信号記憶手段３５０からの循環させられたデータ
    信号と組合せて循環させる、第３手段３５１と； を含んでいる、ことを特徴とする記憶ユニツト。 (2) 前記転送データ信号記憶手段９１は、個々
    に作動可能な記憶サブロケーシヨンを有する記憶
    ロケーシヨンを備え、前記制御手段９１は、更に
    、上記各記憶サブロケーシヨンを選択的に作動さ
    せてその記憶サブロケーシヨンにデータ信号を記
    憶させるために制御信号を伝送する手段を含んで
    いる、実用新案登録請求の範囲第(1)項記載のユ
    ニツト。 (3) 前記転送データ信号記憶手段は、更に、デ
    ータ信号を記憶するための入力ラツチ手段８７と
    、上記入力ラツチ手段に接続されたエラー検出・
    訂正論理手段９０とを備えており、上記エラー検
    出・訂正論理手段は、データ信号がエラーを含ん
    でいるか否かを決定すると共に検出されたエラー
    を訂正するために、上記入力ラツチ手段に記憶さ
    れたデータ信号を受取つて複号する第１手段と、
    エラーの検出および訂正に使用されるコード信号
    を発生する第２手段とを含んでいる、実用新案登
    録請求の範囲第(2)項記載の記憶ユニツト。 (4) Ａ 前記循環データ記憶手段３５０は、更
    に、前記ロケーシヨン制御手段３００からのロー
    テーシヨン制御信号に応答して、上記循環データ
    信号記憶手段３５０に記憶されたデータ信号のア
    ドレス信号により識別されたサブロケーシヨンの
    内容を表示する選択された部分を転送する手段３
    ６６を含んでおり； Ｂ 前記第２手段３５３は、更に、上記ローテ
    ーシヨン制御手段３００からのローテーシヨン制
    御信号に応答して、上記転送データ信号記憶手段
    ９１に記憶されたデータ信号のアドレス信号によ
    り識別されたサブロケーシヨン内容を表示する選
    択された部分を転送する手段３６５を含んでいる
    ； 実用新案登録請求の範囲第(3)項記載の記憶ユ
    ニツト。
JP1990055874U 1982-04-21 1990-05-28 Pending JPH02143645U (ja)

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US06/370,572 US4500958A (en) 1982-04-21 1982-04-21 Memory controller with data rotation arrangement

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JPH02143645U true JPH02143645U (ja) 1990-12-05

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JP58070856A Pending JPS5916063A (ja) 1982-04-21 1983-05-11 デ−タ・ロ−テ−シヨン装置を有する記憶装置制御器
JP1990055874U Pending JPH02143645U (ja) 1982-04-21 1990-05-28

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JP58070856A Pending JPS5916063A (ja) 1982-04-21 1983-05-11 デ−タ・ロ−テ−シヨン装置を有する記憶装置制御器

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EP (1) EP0099620B1 (ja)
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AU (1) AU565868B2 (ja)
CA (1) CA1190325A (ja)
DE (1) DE3381621D1 (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60223250A (ja) * 1984-04-19 1985-11-07 Toshiba Corp 情報伝送装置
JPS617967A (ja) * 1984-06-15 1986-01-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｉ／ｏコントロ−ラ
JPS61502566A (ja) * 1984-06-27 1986-11-06 モトロ−ラ・インコ−ポレ−テツド ビツト・フイ−ルド命令の方法と装置
JPS61179966A (ja) * 1985-02-04 1986-08-12 渡辺解体興業株式会社 高層コンクリ−ト構造体の破壊方法
DE3508048A1 (de) * 1985-03-07 1986-09-11 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schnittstelleneinrichtung
US4821179A (en) * 1985-08-08 1989-04-11 American Telephone And Telegraph Company Communication system configuration detection apparatus and method
JPS62103893A (ja) 1985-10-30 1987-05-14 Toshiba Corp 半導体メモリ及び半導体メモリシステム
US4851991A (en) * 1987-02-24 1989-07-25 Digital Equipment Corporation Central processor unit for digital data processing system including write buffer management mechanism
JPS6428752A (en) * 1987-07-24 1989-01-31 Toshiba Corp Data processor
US5513332A (en) * 1988-05-31 1996-04-30 Extended Systems, Inc. Database management coprocessor for on-the-fly providing data from disk media to all without first storing data in memory therebetween
GB8828817D0 (en) * 1988-12-09 1989-01-18 Int Computers Ltd Data processing apparatus
US4965793A (en) * 1989-02-03 1990-10-23 Digital Equipment Corporation Method and apparatus for interfacing a system control unit for a multi-processor
US5146564A (en) * 1989-02-03 1992-09-08 Digital Equipment Corporation Interface between a system control unit and a service processing unit of a digital computer
US5019965A (en) * 1989-02-03 1991-05-28 Digital Equipment Corporation Method and apparatus for increasing the data storage rate of a computer system having a predefined data path width
US5043874A (en) * 1989-02-03 1991-08-27 Digital Equipment Corporation Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory
US4982402A (en) * 1989-02-03 1991-01-01 Digital Equipment Corporation Method and apparatus for detecting and correcting errors in a pipelined computer system
US5175837A (en) * 1989-02-03 1992-12-29 Digital Equipment Corporation Synchronizing and processing of memory access operations in multiprocessor systems using a directory of lock bits
US5142634A (en) * 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5222224A (en) * 1989-02-03 1993-06-22 Digital Equipment Corporation Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system
US4995041A (en) * 1989-02-03 1991-02-19 Digital Equipment Corporation Write back buffer with error correcting capabilities
US5222223A (en) * 1989-02-03 1993-06-22 Digital Equipment Corporation Method and apparatus for ordering and queueing multiple memory requests
US5113515A (en) * 1989-02-03 1992-05-12 Digital Equipment Corporation Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer
JP2616182B2 (ja) * 1990-08-29 1997-06-04 三菱電機株式会社 データ処理装置
JP2836283B2 (ja) * 1991-04-11 1998-12-14 日本電気株式会社 バッファ管理方式
US5257391A (en) * 1991-08-16 1993-10-26 Ncr Corporation Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals
US5361339A (en) * 1992-05-04 1994-11-01 Xerox Corporation Circuit for fast page mode addressing of a RAM with multiplexed row and column address lines
US5752216A (en) * 1994-07-06 1998-05-12 Dimensions International, Inc. Non-intrusive data interface system for air traffic control
US6263401B1 (en) * 1997-09-30 2001-07-17 Institute For The Development Of Emerging Architectures, L.L.C. Method and apparatus for transferring data between a register stack and a memory resource
DE10202032A1 (de) * 2002-01-18 2003-07-31 Giesecke & Devrient Gmbh Laden und Interpretieren von Daten
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8359187B2 (en) * 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7609567B2 (en) * 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US9632929B2 (en) * 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US11132251B2 (en) * 2012-05-31 2021-09-28 Samsung Electronics Co., Ltd. Enhanced checksum system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4998537A (ja) * 1973-01-22 1974-09-18
JPS55118170A (en) * 1979-03-06 1980-09-10 Mitsubishi Electric Corp Memory access device
JPS5755464A (en) * 1980-09-22 1982-04-02 Hitachi Ltd Storage control device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3440615A (en) * 1966-08-22 1969-04-22 Ibm Overlapping boundary storage
GB1218656A (en) * 1968-03-27 1971-01-06 Int Computers Ltd Improvements in or relating to computer system
GB1197418A (en) * 1969-02-05 1970-07-01 Ibm Data Storage Apparatus
JPS5099239A (ja) * 1973-12-28 1975-08-06
US3916388A (en) * 1974-05-30 1975-10-28 Ibm Shifting apparatus for automatic data alignment
GB1478513A (en) * 1974-07-01 1977-07-06 Philips Electronic Associated Memory system
US4234918A (en) * 1977-05-31 1980-11-18 Burroughs Corporation Time-shared, multi-phase memory system with error checking and data correcting
JPS54122039A (en) * 1978-03-15 1979-09-21 Toshiba Corp Electronic computer
GB2021823B (en) * 1978-05-30 1983-04-27 Intel Corp Data transfer system
US4296467A (en) * 1978-07-03 1981-10-20 Honeywell Information Systems Inc. Rotating chip selection technique and apparatus
US4298929A (en) * 1979-01-26 1981-11-03 International Business Machines Corporation Integrated multilevel storage hierarchy for a data processing system with improved channel to memory write capability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4998537A (ja) * 1973-01-22 1974-09-18
JPS55118170A (en) * 1979-03-06 1980-09-10 Mitsubishi Electric Corp Memory access device
JPS5755464A (en) * 1980-09-22 1982-04-02 Hitachi Ltd Storage control device

Also Published As

Publication number Publication date
EP0099620A3 (en) 1986-01-22
EP0099620A2 (en) 1984-02-01
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JPS5916063A (ja) 1984-01-27
CA1190325A (en) 1985-07-09
AU565868B2 (en) 1987-10-01
EP0099620B1 (en) 1990-05-30
DE3381621D1 (de) 1990-07-05

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