JPS5916063A - デ−タ・ロ−テ−シヨン装置を有する記憶装置制御器 - Google Patents
デ−タ・ロ−テ−シヨン装置を有する記憶装置制御器Info
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- JPS5916063A JPS5916063A JP58070856A JP7085683A JPS5916063A JP S5916063 A JPS5916063 A JP S5916063A JP 58070856 A JP58070856 A JP 58070856A JP 7085683 A JP7085683 A JP 7085683A JP S5916063 A JPS5916063 A JP S5916063A
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタルデータ処理システムに関する。−・
層詳しくは、記憶装置リファレンスの融通性を高めるべ
くこのようなデータ処理システムで用いる新規でかつ改
良された記憶装置に関する。
層詳しくは、記憶装置リファレンスの融通性を高めるべ
くこのようなデータ処理システムで用いる新規でかつ改
良された記憶装置に関する。
ディジタルデータ処理システムは３つの素子、すなわち
、記憶素子、入出力素子およびプロセッサ素子を包含す
る。記憶装置はただの１回で識別可能、アドレス指定可
能な記憶場所に情報を格納する。この情報はデータおよ
びこのデータを処理する命令を含む。プロセッサ・ユニ
ットは情報を記憶素子からどこかに、そしてどこかから
情報を記憶素子に転送し、この情報がデータであるか命
令であるか判断し、命令に従ってデータを処理する。入
出力素子も記憶素子を連絡していてデータをシステムに
転送し、そこから処理済みのデータを得る。
、記憶素子、入出力素子およびプロセッサ素子を包含す
る。記憶装置はただの１回で識別可能、アドレス指定可
能な記憶場所に情報を格納する。この情報はデータおよ
びこのデータを処理する命令を含む。プロセッサ・ユニ
ットは情報を記憶素子からどこかに、そしてどこかから
情報を記憶素子に転送し、この情報がデータであるか命
令であるか判断し、命令に従ってデータを処理する。入
出力素子も記憶素子を連絡していてデータをシステムに
転送し、そこから処理済みのデータを得る。
記憶素子は、代表的なものでは、１つ以りの母線を通し
てプロセッサ素子および入出力素子に接続してあり、こ
れらの母線は□都合のよい数の情報ビ・ントを並列で転
送する６種々のシステムにおいて、８．１６あるいは３
２ビツトの情報を素子間で並夕！Ｉで転送することがで
きる。記憶素子はこの情報をアドレスで識別される記憶
場所番４格納する。しばしば、プロセッサ素子または入
出力素子からの情報に加えて、記憶素子では、エラー・
チェ・ンキング（または誤り訂正）のために発生した付
加ビットの情報を格納することもある。このエラー・チ
ェノキング（または誤り訂正）情報は、それが格納され
た時とそれが検索される時の間にエラーが発生したかど
うかを判断するために検索されるときに記憶素子によっ
て用いられる。
てプロセッサ素子および入出力素子に接続してあり、こ
れらの母線は□都合のよい数の情報ビ・ントを並列で転
送する６種々のシステムにおいて、８．１６あるいは３
２ビツトの情報を素子間で並夕！Ｉで転送することがで
きる。記憶素子はこの情報をアドレスで識別される記憶
場所番４格納する。しばしば、プロセッサ素子または入
出力素子からの情報に加えて、記憶素子では、エラー・
チェ・ンキング（または誤り訂正）のために発生した付
加ビットの情報を格納することもある。このエラー・チ
ェノキング（または誤り訂正）情報は、それが格納され
た時とそれが検索される時の間にエラーが発生したかど
うかを判断するために検索されるときに記憶素子によっ
て用いられる。
記憶素子は、通常、全情報ブロックに加えてエラーψチ
ェツキング（または誤り訂正）情報を１つの記憶場所に
格納し、成る記憶場所からの情報を検索してから他の素
子に転送する。したがって、プロセッサ素子が、たとえ
ば、記憶装置の成る記憶場所のほんの一部に情報を格納
したい場合でも、実際にはその記憶場所全体に情報を格
納しなければならない。さらに、プロセッサ素子が２つ
の隣接した記憶場所に部分的に情報を格納したい場合で
も、各記憶場所を識別するのに２回の転送を行なわねば
ならない。同様に、プロセッサが２つの隣接した記憶場
所から部分的に情報を検索したい場合、たとえ母線が１
回の転送で全情報を転送できるとしても、２回の転送を
行なわなけらばならない。
ェツキング（または誤り訂正）情報を１つの記憶場所に
格納し、成る記憶場所からの情報を検索してから他の素
子に転送する。したがって、プロセッサ素子が、たとえ
ば、記憶装置の成る記憶場所のほんの一部に情報を格納
したい場合でも、実際にはその記憶場所全体に情報を格
納しなければならない。さらに、プロセッサ素子が２つ
の隣接した記憶場所に部分的に情報を格納したい場合で
も、各記憶場所を識別するのに２回の転送を行なわねば
ならない。同様に、プロセッサが２つの隣接した記憶場
所から部分的に情報を検索したい場合、たとえ母線が１
回の転送で全情報を転送できるとしても、２回の転送を
行なわなけらばならない。
特殊な例として、プロセッサ素子と記憶素子の間の母線
が３２ビツトの情報を並列で転送でき、記憶素子が各記
憶場所に３２ビツトを格納すると共にそれについてのエ
ラー参千ェッキング、誤り訂正情報も格納すると仮定す
る。従来の装置であれば、たとえ母線が一度に３２ビツ
トの情報をすべて転送できるとしても、プロセッサは１
回の動作で成るロケーションの１６の最上位ビットおよ
び高位側の隣の記憶場所の１６の最下位ビー／ ）に格
納された情報を検索することはできなかった。
が３２ビツトの情報を並列で転送でき、記憶素子が各記
憶場所に３２ビツトを格納すると共にそれについてのエ
ラー参千ェッキング、誤り訂正情報も格納すると仮定す
る。従来の装置であれば、たとえ母線が一度に３２ビツ
トの情報をすべて転送できるとしても、プロセッサは１
回の動作で成るロケーションの１６の最上位ビットおよ
び高位側の隣の記憶場所の１６の最下位ビー／ ）に格
納された情報を検索することはできなかった。
同様に、母線を通しての１回の転送で、プロセツサは成
る記憶場所の２４の最」三位ビットおよび次の高位側の
記憶場所の８ビツトにある３２のビットを格納すること
はできなかった。
る記憶場所の２４の最」三位ビットおよび次の高位側の
記憶場所の８ビツトにある３２のビットを格納すること
はできなかった。
従来のプロセンサにおけるこの無能力の原因の１つは、
記憶素子が成る記憶場所のほんの−・部に情ｔ９を格納
した場合、情報ビットの各配列毎にただ１回の判断しか
行なえないので、この記憶場所に格納されたいるエラー
・チェツキング、誤り訂１］二情報が使用できなくなる
からである。情報ピントの各選定細別群毎に記憶素子に
誤り訂１「、検出ビ、・トを生成させることは可能であ
ろうが、生成されるであろう付加的なピントを収容すべ
く記憶素子が複雑になろう。さらに、プロセッサが余計
な転送を行なわなければならないので、オーバヘッドを
プロセッサにグーえ、動作が遅くなる。
記憶素子が成る記憶場所のほんの−・部に情ｔ９を格納
した場合、情報ビットの各配列毎にただ１回の判断しか
行なえないので、この記憶場所に格納されたいるエラー
・チェツキング、誤り訂１］二情報が使用できなくなる
からである。情報ピントの各選定細別群毎に記憶素子に
誤り訂１「、検出ビ、・トを生成させることは可能であ
ろうが、生成されるであろう付加的なピントを収容すべ
く記憶素子が複雑になろう。さらに、プロセッサが余計
な転送を行なわなければならないので、オーバヘッドを
プロセッサにグーえ、動作が遅くなる。
したがって１本発明の目的は、１回の転送で１つの記憶
場所の一部または２つ−の隣接した記憶場所のそれぞれ
一部についての転送を処理できる記憶素子を包含する新
規で改良されたデータ処理システムを提供することにあ
る。
場所の一部または２つ−の隣接した記憶場所のそれぞれ
一部についての転送を処理できる記憶素子を包含する新
規で改良されたデータ処理システムを提供することにあ
る。
本発明によれば、新規な記憶素子は、プロセッサ素子か
らの１回の転送動作に応答して、記憶場所全体はもとよ
り、１つの記憶場所の′−・部でも２つの隣接した記憶
場所のそれぞれの一部でも情報の転送を処理できる。記
憶装置はデータ・ローデータを包含する。これは、情報
をプロセッサに転送する読出し動作中に、第１の記憶場
所からの所望の情報をローデータの最下位部分にシフト
し、第２の隣接記憶場所からの所望の情報をローデータ
の最上位部分にシフトし、これら２つの部分を縦続させ
てプロセッサに転送を行なうように情報ビットをシフト
する。
らの１回の転送動作に応答して、記憶場所全体はもとよ
り、１つの記憶場所の′−・部でも２つの隣接した記憶
場所のそれぞれの一部でも情報の転送を処理できる。記
憶装置はデータ・ローデータを包含する。これは、情報
をプロセッサに転送する読出し動作中に、第１の記憶場
所からの所望の情報をローデータの最下位部分にシフト
し、第２の隣接記憶場所からの所望の情報をローデータ
の最上位部分にシフトし、これら２つの部分を縦続させ
てプロセッサに転送を行なうように情報ビットをシフト
する。
書込み動作中、データ・ローデータは第１記憶場所に格
納されている情報をローデータの最上位部分にシフトし
、第２の隣接記憶場所に格納されている情報をローデー
タの最下位部分にシフトする。次に、記憶装置がそれぞ
れの情報ビットを残りの情報ビットに縦続させ、各記憶
場所毎に誤り訂正、検出ビットを生成させ、それをそれ
ぞれの記憶場所に格納する。
納されている情報をローデータの最上位部分にシフトし
、第２の隣接記憶場所に格納されている情報をローデー
タの最下位部分にシフトする。次に、記憶装置がそれぞ
れの情報ビットを残りの情報ビットに縦続させ、各記憶
場所毎に誤り訂正、検出ビットを生成させ、それをそれ
ぞれの記憶場所に格納する。
本発明は特許請求の範囲に詳しく定義しであるが、その
上記およびそれ以上の目的、利点は添付図面に関連した
以下の説明を参照することによってより良く理解しても
らえよう。
上記およびそれ以上の目的、利点は添付図面に関連した
以下の説明を参照することによってより良く理解しても
らえよう。
■・、到藝瓜友１」
Ａ、データ処理システム
第１図を参照して、本発明を具体化したデータ処理シス
テムの基本的な構成要素としては、中央処理ユニッ）１
０、記憶ユニッ）１１、入出力ユニツ）・１２（端末装
置１３を含む）がある。中央処理ユニットは加速装置母
線１４を通して入出カニニット１２のうちの成るものに
４直結している。中央処理ユニッ）１０はめもり母線１
５を通して記憶ユニット１１を連絡し、この記憶ユニッ
トは入出力母線１６を通して入出カニニット１２の他の
ものに直結している。中央処理ユニット１０は端末母線
１７を通して端末装置１３と連絡している。
テムの基本的な構成要素としては、中央処理ユニッ）１
０、記憶ユニッ）１１、入出力ユニツ）・１２（端末装
置１３を含む）がある。中央処理ユニットは加速装置母
線１４を通して入出カニニット１２のうちの成るものに
４直結している。中央処理ユニッ）１０はめもり母線１
５を通して記憶ユニット１１を連絡し、この記憶ユニッ
トは入出力母線１６を通して入出カニニット１２の他の
ものに直結している。中央処理ユニット１０は端末母線
１７を通して端末装置１３と連絡している。
中央処理ユニットはデータ会プロセンサ２０と、メモリ
母線１５に接続した制御蓄積記憶装置゛２１と、コンソ
ール嗜プロセッサ２２とを包含する。コンソール番プロ
セッサは端末母線１７から信号を受け、これらの信号を
データΦプロセッサ２０に制御蓄積記憶装置２１を通し
て転送する。
母線１５に接続した制御蓄積記憶装置゛２１と、コンソ
ール嗜プロセッサ２２とを包含する。コンソール番プロ
セッサは端末母線１７から信号を受け、これらの信号を
データΦプロセッサ２０に制御蓄積記憶装置２１を通し
て転送する。
次に、データ・プロセッサ２ｏはコンソール−プロセッ
サ２２からの情報について動作し、この情報を将来の処
理のために記憶ユニッ）１１に転送してもよいし、ある
いは、この情報を直接処理してもよい。同様に、データ
・プロセッサ２ｏはコンソール・プロセッサ２２に制御
蓄積記憶装置２１を通して情報を転送してもよく、次に
端末母線１７にこの情報を送って端末装置１３の１つに
転送してもよい。データ・プロセッサはそこに接続した
入出カニニット１２と加速装置母線１４を通してあらゆ
るコミュニケーションをも行なう。加速装置母線１４を
通しての入出力ユニット１２とのコミュニケーションは
本出願人が別の出願で説明している。
サ２２からの情報について動作し、この情報を将来の処
理のために記憶ユニッ）１１に転送してもよいし、ある
いは、この情報を直接処理してもよい。同様に、データ
・プロセッサ２ｏはコンソール・プロセッサ２２に制御
蓄積記憶装置２１を通して情報を転送してもよく、次に
端末母線１７にこの情報を送って端末装置１３の１つに
転送してもよい。データ・プロセッサはそこに接続した
入出カニニット１２と加速装置母線１４を通してあらゆ
るコミュニケーションをも行なう。加速装置母線１４を
通しての入出力ユニット１２とのコミュニケーションは
本出願人が別の出願で説明している。
以下に説明するように、データ経路はメモリ母線１５を
通して記憶ユニッ）１１と直結しておリ、間接的にはメ
モリ母線１１を通して入出力母線１６と接続している。
通して記憶ユニッ）１１と直結しておリ、間接的にはメ
モリ母線１１を通して入出力母線１６と接続している。
制御−蓄積記憶装置２１は、データ番プロセッサ２０が
受は取って実行する命令、データ会プロセッサからの系
列化情報に基づくマイクロ命令シーケンスを行なうステ
ップおよびタイミング信号発生器からのタイミング情報
を処理するのに用いられるマイクロ命令シーケンスをす
べて含む。
受は取って実行する命令、データ会プロセッサからの系
列化情報に基づくマイクロ命令シーケンスを行なうステ
ップおよびタイミング信号発生器からのタイミング情報
を処理するのに用いられるマイクロ命令シーケンスをす
べて含む。
記憶ユニット−１１はメモリ母線１５に通じる１つの接
続部（すなわち、ポート）と入出力母線１６に通じる第
２の接続部とを有する記憶装置制御器３０を包含する。
続部（すなわち、ポート）と入出力母線１６に通じる第
２の接続部とを有する記憶装置制御器３０を包含する。
１つ以上の記憶装置列３１が記憶装置制御器３０につな
がっており、この記憶装置制御器が直接アクセスするこ
とのできるアドレス指定可能な記憶場所を提供している
。
がっており、この記憶装置制御器が直接アクセスするこ
とのできるアドレス指定可能な記憶場所を提供している
。
中央処理ユニッ）１０に加えて、浮動小数点加速装置プ
ロセッサ２３を加速装置母線１４に接続してもよい。第
１図のデータ処理システムで使用できる浮動小数点加速
装置プロセッサ２３と加速装置母線１４は本出願人の別
出願に説明しである。浮動小数点加速装置プロセ・ンサ
２３はデータ・プロセッサ２０から浮動小数点命令を受
け、通常データ・プロセッサ２０が処理するよりも迅速
にこれらの命令を処理するように特別に設計しである。
ロセッサ２３を加速装置母線１４に接続してもよい。第
１図のデータ処理システムで使用できる浮動小数点加速
装置プロセッサ２３と加速装置母線１４は本出願人の別
出願に説明しである。浮動小数点加速装置プロセ・ンサ
２３はデータ・プロセッサ２０から浮動小数点命令を受
け、通常データ・プロセッサ２０が処理するよりも迅速
にこれらの命令を処理するように特別に設計しである。
いくつかの形式の人出カニニット１２が第１図に示しで
ある。通信アダプタ４０を同期または非同期あるいは両
刀のデータ通信ラインに接続して、たとえば普通のｉｌ
（語線を通して情報を転送したり、ローカル分配処理網
の一要素としてこのデータ処理システムを接続したりす
ることができる。通信アダプタ４０への同期、非同期接
続のための特殊な信号は示さないが、これらの信号はこ
のような伝送で用いられる特定の信号プロトコールに依
存することになろうし、本発明の木質的な部分ではない
。通信アダプタ４０は、通常、同期または非同期の転送
中に情報をバッファリングし、そして同期、非同期通信
経路を通して制御信号を生じさせて情報の転送を可能と
する回路を包含することになる。この通信アダプタ３０
は入出力ＦＪ線１６を通して情報を転送するための回路
も包含する。この通信アダプタは本発明の木質的部分で
はないので、ここではこれ以上説明しない。
ある。通信アダプタ４０を同期または非同期あるいは両
刀のデータ通信ラインに接続して、たとえば普通のｉｌ
（語線を通して情報を転送したり、ローカル分配処理網
の一要素としてこのデータ処理システムを接続したりす
ることができる。通信アダプタ４０への同期、非同期接
続のための特殊な信号は示さないが、これらの信号はこ
のような伝送で用いられる特定の信号プロトコールに依
存することになろうし、本発明の木質的な部分ではない
。通信アダプタ４０は、通常、同期または非同期の転送
中に情報をバッファリングし、そして同期、非同期通信
経路を通して制御信号を生じさせて情報の転送を可能と
する回路を包含することになる。この通信アダプタ３０
は入出力ＦＪ線１６を通して情報を転送するための回路
も包含する。この通信アダプタは本発明の木質的部分で
はないので、ここではこれ以上説明しない。
残りの３つの入出カニニット１２はデータ処理システム
の二次記憶手段となる。これらのユニットはテープ装置
４２に接続するテープ制御器４１と、２つのディスク制
御器４３．４４とを包含する。ディスク制御器４３は複
数のディスク・ドライブに接続しであるが、ディスク制
御器４４は１つのディスク・ドライブ４６と複数のディ
スク・ドライブ４７とに接続してもよい。ディスク制御
器４４は加速装置母線１４に接続してあり、本出願人の
別出願に説明しである。ユニッ）４１．４３およびそれ
ぞれの記憶素子は米国特許第３，９９９．１６３号に記
載されているように構成してもよい。
の二次記憶手段となる。これらのユニットはテープ装置
４２に接続するテープ制御器４１と、２つのディスク制
御器４３．４４とを包含する。ディスク制御器４３は複
数のディスク・ドライブに接続しであるが、ディスク制
御器４４は１つのディスク・ドライブ４６と複数のディ
スク・ドライブ４７とに接続してもよい。ディスク制御
器４４は加速装置母線１４に接続してあり、本出願人の
別出願に説明しである。ユニッ）４１．４３およびそれ
ぞれの記憶素子は米国特許第３，９９９．１６３号に記
載されているように構成してもよい。
第１図のデータ処理システムの成る特殊な実施例におい
ては、入出力母線は米国特許第３，７１０．３２４号に
従って構成してあり、この米国特許は情報を転送するに
必要な信号について詳しく説明している。これらの信号
はここではごく簡単に説明し、詳細な説明は上記の米国
特許に譲る。
ては、入出力母線は米国特許第３，７１０．３２４号に
従って構成してあり、この米国特許は情報を転送するに
必要な信号について詳しく説明している。これらの信号
はここではごく簡単に説明し、詳細な説明は上記の米国
特許に譲る。
端末装置１３としては、テープ・ドライブ５０、あるい
は、システム令コンソール５１があってもよく、その場
合、端末母線１７に直結することになる。オプションの
リモート・コンソール５２を設けて普通のモデム（図示
せず）を介して電話線を通して端末母線１７で信号を転
送してもよい。リモート番コンソール５２はシステムの
故障を遠隔診断したり、遠隔保守を行なったりするのに
用いることができる。テープ・ドライブ５ｏは特定保守
あるいはシステムへのまたはシステムからの情報を転送
するのに用いることができる。システム番コンソールは
システムをオペレータが直接制御できるように用いるこ
とができ、オペレータがシステムのオン、オフを行なっ
てシステムを始動したり、プログラム・シーケンスをス
テップ毎に行なったりでき１、るようにする。
は、システム令コンソール５１があってもよく、その場
合、端末母線１７に直結することになる。オプションの
リモート・コンソール５２を設けて普通のモデム（図示
せず）を介して電話線を通して端末母線１７で信号を転
送してもよい。リモート番コンソール５２はシステムの
故障を遠隔診断したり、遠隔保守を行なったりするのに
用いることができる。テープ・ドライブ５ｏは特定保守
あるいはシステムへのまたはシステムからの情報を転送
するのに用いることができる。システム番コンソールは
システムをオペレータが直接制御できるように用いるこ
とができ、オペレータがシステムのオン、オフを行なっ
てシステムを始動したり、プログラム・シーケンスをス
テップ毎に行なったりでき１、るようにする。
この先に説明を進める前に、既に用いた用語およびこれ
から用いる用語について成る程度定義をしておくとよい
かも知れない。
から用いる用語について成る程度定義をしておくとよい
かも知れない。
「情報」なる用語はデータ処１．理を制御し、それにつ
いての基礎となる情報を意味し、アドレス、データ、制
御、状態の情報を含むものである。
いての基礎となる情報を意味し、アドレス、データ、制
御、状態の情報を含むものである。
「データ」なる用語は処理の目的あるいは結果となる情
報を含む。
報を含む。
［アドレス」情＋ｐは、他の情報、たとえば、データ４
情報、制御または状態の情報、あるいは他のアトし・ス
情報を格納する特定の記憶場所を識別する。
情報、制御または状態の情報、あるいは他のアトし・ス
情報を格納する特定の記憶場所を識別する。
「制御」情報は行なわれようとしている特定の動作を識
別する。この情報は、成る動作を行なえというデータ処
理システムのユニント間の指令や、中央処理装置ｌＯま
たは浮動小数点加速装置プロセンサ２３によって行なわ
れるべき命令を含む。また、成る命令の動作または実行
についてのユニットのパーフォーマンスを修正して成る
動作を可能としたり、その動作を禁１トしたりする情報
も含む。
別する。この情報は、成る動作を行なえというデータ処
理システムのユニント間の指令や、中央処理装置ｌＯま
たは浮動小数点加速装置プロセンサ２３によって行なわ
れるべき命令を含む。また、成る命令の動作または実行
についてのユニットのパーフォーマンスを修正して成る
動作を可能としたり、その動作を禁１トしたりする情報
も含む。
「命令」は中央処理ユこｙ ） １０または浮動小数点
観測装置プロセッサ２３の実行するプログラムの１ステ
ツプである。各ステップは１つ以上のマイクロ命令を実
行するそれぞれのプロセッサによって実行され得る。各
マイクロ命令は特定の記憶場所に格納され、この記憶場
所はマイクロ・アドレスとして識別される。他のユニッ
ト、たとえば、記憶装置制御器３ｏも、マイクロ命令の
シーケンスに応答して、それに定められた通りの動作を
行なう。
観測装置プロセッサ２３の実行するプログラムの１ステ
ツプである。各ステップは１つ以上のマイクロ命令を実
行するそれぞれのプロセッサによって実行され得る。各
マイクロ命令は特定の記憶場所に格納され、この記憶場
所はマイクロ・アドレスとして識別される。他のユニッ
ト、たとえば、記憶装置制御器３ｏも、マイクロ命令の
シーケンスに応答して、それに定められた通りの動作を
行なう。
「状態」情報は成る命令の動作または実行の処理中の種
々の時刻に成るユニットの生成した種々の信号の状態を
識別する。
々の時刻に成るユニットの生成した種々の信号の状態を
識別する。
Ｂ、中央処理ユニット１０
第２図は、データ・プロセッサ２ｏおよび第１図のデー
タ処理システムで役に立つ制御蓄積記憶装置２１を含む
中央処理ユニットｌｏの各部分を概略的なブロックダイ
アグラムとして示している。
タ処理システムで役に立つ制御蓄積記憶装置２１を含む
中央処理ユニットｌｏの各部分を概略的なブロックダイ
アグラムとして示している。
データ・プロセッサ２０はデータ経路６０を包含し、こ
のデータ経路は演算論理ユニットおよび複数の汎用レジ
スタ（図示せず）を包含する０本発明の成る特定の実施
例では、汎用レジスタの１つはプロセッサ１０の実行し
ようとしているプログラム・カウンタとして用いられ、
他のレジスタは米国特許第３，７１０，３２４号に記載
されているように割込みおよびサブルーチンについての
使用中に用いられるスタック・ポインタとして用いられ
る。データ経路６０加速装置母線１４．メモリ母線１５
から情報を受けたり、そこに情報を転送したり、複数の
コンソール・レジスタ６１から情報を受けたりする。こ
れらのコンソール骨レジスタ６１はコンソール母線６２
を通してコンソール・プロセッサ２２から情報を受けた
り、それに情報を転送したりする。
のデータ経路は演算論理ユニットおよび複数の汎用レジ
スタ（図示せず）を包含する０本発明の成る特定の実施
例では、汎用レジスタの１つはプロセッサ１０の実行し
ようとしているプログラム・カウンタとして用いられ、
他のレジスタは米国特許第３，７１０，３２４号に記載
されているように割込みおよびサブルーチンについての
使用中に用いられるスタック・ポインタとして用いられ
る。データ経路６０加速装置母線１４．メモリ母線１５
から情報を受けたり、そこに情報を転送したり、複数の
コンソール・レジスタ６１から情報を受けたりする。こ
れらのコンソール骨レジスタ６１はコンソール母線６２
を通してコンソール・プロセッサ２２から情報を受けた
り、それに情報を転送したりする。
データ経路６０の行なう動作は命令バッファ６３に格納
された命令の制御である。この命令バッファはデータ経
路６０にあるプログラムΦカウンタ・レジスタによって
識別される、記憶ユニットｌｌから取出された各命令を
受ける。あるいは、データ経路６０の行なう動作は１割
込プロセッサ６４によって制御することができる。この
割込プロセッサは加速装置母線１４．コンソール母線６
２（コンソール・レジスタ６１を通して）および入出力
母線１６からの割込サービスのリクエストを受ける。割
込プロセッサ６４は割込優先レベルも受ける。このレベ
ルで、プロセッサｌｏが作動し、この割込リクエストが
高位の優先権を持っているならば、割込みを認め、割込
リクエストのために作動する。マイクロシーケンサ６５
がマイクロアドレスを生成し、このマイクロアドレスは
制御蓄積記憶装置２１のマイクロ制御蓄積記憶装置６６
で用いられて命令バッファ６３に格納されている命令に
従ってマイクロ命令にアクセスる。すなわち、割込プロ
セッサ６４が割込みのために作動するわけである。マイ
クロシーケンサ６５は命令バッファ６３内の次に処理さ
れるべき特定の命令と割込プロセッサ６４による割込の
肯定のほかに制御蓄積記憶装置２１内のクロ・ンク発生
器６７の生成するタイニング信号に応答してマイクロア
ドレスを発生する。
された命令の制御である。この命令バッファはデータ経
路６０にあるプログラムΦカウンタ・レジスタによって
識別される、記憶ユニットｌｌから取出された各命令を
受ける。あるいは、データ経路６０の行なう動作は１割
込プロセッサ６４によって制御することができる。この
割込プロセッサは加速装置母線１４．コンソール母線６
２（コンソール・レジスタ６１を通して）および入出力
母線１６からの割込サービスのリクエストを受ける。割
込プロセッサ６４は割込優先レベルも受ける。このレベ
ルで、プロセッサｌｏが作動し、この割込リクエストが
高位の優先権を持っているならば、割込みを認め、割込
リクエストのために作動する。マイクロシーケンサ６５
がマイクロアドレスを生成し、このマイクロアドレスは
制御蓄積記憶装置２１のマイクロ制御蓄積記憶装置６６
で用いられて命令バッファ６３に格納されている命令に
従ってマイクロ命令にアクセスる。すなわち、割込プロ
セッサ６４が割込みのために作動するわけである。マイ
クロシーケンサ６５は命令バッファ６３内の次に処理さ
れるべき特定の命令と割込プロセッサ６４による割込の
肯定のほかに制御蓄積記憶装置２１内のクロ・ンク発生
器６７の生成するタイニング信号に応答してマイクロア
ドレスを発生する。
Ｃ１記憶ユニット１１
第３図を参照して、ここには記憶ユニ・ント１１が概略
ブロックダイアグラムで示しである。これは全体的に３
０で示す記憶装置制御器と記憶装置アレー３１を包含す
る。
ブロックダイアグラムで示しである。これは全体的に３
０で示す記憶装置制御器と記憶装置アレー３１を包含す
る。
先に述べたように、入出力母線１６と中央処理ユニット
ｌＯは、共に、メモリ母線１４を通して記憶ユニット１
１に情報を転送できる。しかしながら、それを同時に行
なうことはできない。記憶装置制御器３０が入出力母線
１６あるいはメモリ母線１４のいずれからの信号を受入
れるかの決定は調停論理回路７１が行なう。これは入出
力母線１６からタイミング・シンクロナイザ７２を通し
て、また、メモリ母線１４からリクエスト信号を受ける
。この調停論理回路７１は、入出力母線１６またはメモ
リ母線１４のいずれについての転送意図をも肯定し、こ
の肯定した意図を確認し、これから処理するということ
を示す適当な信号を発生する。肯定されなかった意図は
後に試みられなければならない。
ｌＯは、共に、メモリ母線１４を通して記憶ユニット１
１に情報を転送できる。しかしながら、それを同時に行
なうことはできない。記憶装置制御器３０が入出力母線
１６あるいはメモリ母線１４のいずれからの信号を受入
れるかの決定は調停論理回路７１が行なう。これは入出
力母線１６からタイミング・シンクロナイザ７２を通し
て、また、メモリ母線１４からリクエスト信号を受ける
。この調停論理回路７１は、入出力母線１６またはメモ
リ母線１４のいずれについての転送意図をも肯定し、こ
の肯定した意図を確認し、これから処理するということ
を示す適当な信号を発生する。肯定されなかった意図は
後に試みられなければならない。
＃！？→論理回路７１が母線１４．１６のいずれかから
の転送意図を１′−ｉ定した場合、それはマルチプレク
サ７２を状態調整して肯定された母線からのアドレスを
仮想アドレス・レジスタ７３に送り、そこに格納させる
。記憶装置制御器３０の成る特殊な実施例では、通常、
仮想アドレスを用い、これが翻訳バッファ７４で翻訳さ
れる。しかしながら、成る時には、たとえば、パワーア
ップ書シーケンス時、記憶装置制御器３０がメモリ母線
１４かも物理アドレスを受けることがある。物理アトＬ
／スは翻訳されないが、物理アドレス中レジスタ７５に
格納される。翻訳バッファ７４からの翻訳済みのアドレ
スまたは物理アドレス・レジスタ７５からのアドレスは
物理アドレス母線７６に送られ、後に説明するようにそ
こからアレー母線７７あるいは入出力母線に転送される
。
の転送意図を１′−ｉ定した場合、それはマルチプレク
サ７２を状態調整して肯定された母線からのアドレスを
仮想アドレス・レジスタ７３に送り、そこに格納させる
。記憶装置制御器３０の成る特殊な実施例では、通常、
仮想アドレスを用い、これが翻訳バッファ７４で翻訳さ
れる。しかしながら、成る時には、たとえば、パワーア
ップ書シーケンス時、記憶装置制御器３０がメモリ母線
１４かも物理アドレスを受けることがある。物理アトＬ
／スは翻訳されないが、物理アドレス中レジスタ７５に
格納される。翻訳バッファ７４からの翻訳済みのアドレ
スまたは物理アドレス・レジスタ７５からのアドレスは
物理アドレス母線７６に送られ、後に説明するようにそ
こからアレー母線７７あるいは入出力母線に転送される
。
物理アドレス母線７６には物理アドレス中デコーダ８０
も接続してあり、これは翻訳バッファ７４から−の翻訳
済みのアドレス信号または物理アドレス・レジスタ７５
からの物理アドレスを受け、二の物理アドレスの物理ロ
ケーションを識別する。翻訳済み物理アドレスは多重ア
レー３１の１つ、または入出力母線１６を通してアクセ
スせねばならない入出力ユニット１２のアドレス指定可
能なロケーション、または記憶装置制御器３０それ自体
のアドレス指定可能ロケーションを識別することができ
るし、あるいはここに説明している特定の実施例ではそ
のためのロケーションがまったく設けてないアドレスを
構成することもできる。成る特殊な実施例では、たとえ
多数のアドレス指定可能ロケーションを理論的に識別で
きるとしても、選定最大数のアレー３１を制御器３０ニ
ｍ Ｖｅ するとよい。５つの記憶装置アレー３１のう
ちの１つについて１つのアドレス指定可能ロケーション
を識別する場合、物理アドレス・デコーダ８０はＡＲＲ
ＡＹ Ｓ Ｅ、Ｌ （Ｅ ： Ａ）アレー選択信号を
伝送する。この物理アドレスが入出力母線を通してアク
セスすべきロケーションを識別した場合には、デコーダ
８０はＵＢ ＰＲＹＳ ＡＤＲＥＳ ＳＥＬ入出
力母線物理アドレス選択信号を伝送する。あるいは、物
理アドレス中デコーダ８０は、翻訳済み物理アドレスが
システムの特定の実施例には設けてない成る記憶場所を
識別したならばＮＸＭ不存在メモリ信号を伝送し、ある
いは、記ｔ１′１装置制御器３０のアドレス指定可能ロ
ケーションが物理アドレスによって識別された場合には
ＵＢ ＡＤＡＰＴＥＲＲＥＧＳＥＬ入出力母線アダプ
タ争レジスタ選択信号を伝送する。
も接続してあり、これは翻訳バッファ７４から−の翻訳
済みのアドレス信号または物理アドレス・レジスタ７５
からの物理アドレスを受け、二の物理アドレスの物理ロ
ケーションを識別する。翻訳済み物理アドレスは多重ア
レー３１の１つ、または入出力母線１６を通してアクセ
スせねばならない入出力ユニット１２のアドレス指定可
能なロケーション、または記憶装置制御器３０それ自体
のアドレス指定可能ロケーションを識別することができ
るし、あるいはここに説明している特定の実施例ではそ
のためのロケーションがまったく設けてないアドレスを
構成することもできる。成る特殊な実施例では、たとえ
多数のアドレス指定可能ロケーションを理論的に識別で
きるとしても、選定最大数のアレー３１を制御器３０ニ
ｍ Ｖｅ するとよい。５つの記憶装置アレー３１のう
ちの１つについて１つのアドレス指定可能ロケーション
を識別する場合、物理アドレス・デコーダ８０はＡＲＲ
ＡＹ Ｓ Ｅ、Ｌ （Ｅ ： Ａ）アレー選択信号を
伝送する。この物理アドレスが入出力母線を通してアク
セスすべきロケーションを識別した場合には、デコーダ
８０はＵＢ ＰＲＹＳ ＡＤＲＥＳ ＳＥＬ入出
力母線物理アドレス選択信号を伝送する。あるいは、物
理アドレス中デコーダ８０は、翻訳済み物理アドレスが
システムの特定の実施例には設けてない成る記憶場所を
識別したならばＮＸＭ不存在メモリ信号を伝送し、ある
いは、記ｔ１′１装置制御器３０のアドレス指定可能ロ
ケーションが物理アドレスによって識別された場合には
ＵＢ ＡＤＡＰＴＥＲＲＥＧＳＥＬ入出力母線アダプ
タ争レジスタ選択信号を伝送する。
第３図に示すように、ＲＡＳ （ロウ・アドレス信号）
セレクタ８１も物理アドレス母線７６に接続してあって
アドレス信号を受けるようになっている。ＲＡＳセ１／
クタ８１は信号をアレー母線７７に伝送し、これらの信
号はＡＲＲＡＹ ５ＥＬ（Ｅ ： Ａ）アレー選択信
号と共にアレー３１がアレー母線の物理アドレスを受け
、それを複合することができるようにする。アレー母線
７７からのアドレス信号はロウ・アドレス信号およびコ
ラ１＼・アトし／ス信号と命名する２つの部分としてア
レー３１に受けとられる。ＲＡＳセレクタ８０は、アレ
ー母線７７上のアドレス信号が安定しているかどうかを
決定する際に、アレー３１力く受（す取ってアレー母１
！ａ７７からのロウ・アドレス信号を受け、それを複合
することができるよう番こする信号をアレー母線７７に
伝送する。所定時間後、アレー３１を含む特定の物理回
路の決定番こ基づき、ＲＡＳセレクタ８１はコラム・ア
ドレス信号奢転送し、この信号でアレー３１がコラム・
アト゛レスを構成しているアドレス信号を受けるのが可
能となり、これらの信号がアレー母線７７を通して伝送
される。ロウ−アドレス、コラム・アト゛レスを構成す
るアドレス信号を順次転送するこの過程はこの技術分野
では公知であり、ここで１１これ以上説明しない。
セレクタ８１も物理アドレス母線７６に接続してあって
アドレス信号を受けるようになっている。ＲＡＳセ１／
クタ８１は信号をアレー母線７７に伝送し、これらの信
号はＡＲＲＡＹ ５ＥＬ（Ｅ ： Ａ）アレー選択信
号と共にアレー３１がアレー母線の物理アドレスを受け
、それを複合することができるようにする。アレー母線
７７からのアドレス信号はロウ・アドレス信号およびコ
ラ１＼・アトし／ス信号と命名する２つの部分としてア
レー３１に受けとられる。ＲＡＳセレクタ８０は、アレ
ー母線７７上のアドレス信号が安定しているかどうかを
決定する際に、アレー３１力く受（す取ってアレー母１
！ａ７７からのロウ・アドレス信号を受け、それを複合
することができるよう番こする信号をアレー母線７７に
伝送する。所定時間後、アレー３１を含む特定の物理回
路の決定番こ基づき、ＲＡＳセレクタ８１はコラム・ア
ドレス信号奢転送し、この信号でアレー３１がコラム・
アト゛レスを構成しているアドレス信号を受けるのが可
能となり、これらの信号がアレー母線７７を通して伝送
される。ロウ−アドレス、コラム・アト゛レスを構成す
るアドレス信号を順次転送するこの過程はこの技術分野
では公知であり、ここで１１これ以上説明しない。
物理アドレス７１Ｊ線７６がらのアドレス信号に加えて
、リフレッシュ會アドレスφカウンタ８２からもアドレ
ス信号がアレー母線７７に転送される。リフレッシュ舎
アドレス・カウンタ８２はロウ−アドレ不信号のみを伝
送し、一度にアレー３１の全部のリフレッシュを行なう
ことを可能にする。このリフレッシュ動作はこの分野で
は公知なので、ここではこれ以上説明しない。
、リフレッシュ會アドレスφカウンタ８２からもアドレ
ス信号がアレー母線７７に転送される。リフレッシュ舎
アドレス・カウンタ８２はロウ−アドレ不信号のみを伝
送し、一度にアレー３１の全部のリフレッシュを行なう
ことを可能にする。このリフレッシュ動作はこの分野で
は公知なので、ここではこれ以上説明しない。
第１１図に関連して以下に説明するように、中央処理ユ
ニット１０からの物理アドレスが入出力母線１６にアド
レス指定可能なロケーションを識別したとき、記憶装置
制御器３０は入出力母線１６を通しての転送を示す。中
央処理ユニット１０は１次に、記憶装置制御器３０によ
ってメモリ動作、たとえば、読出しまたは書込みを開始
させ。
ニット１０からの物理アドレスが入出力母線１６にアド
レス指定可能なロケーションを識別したとき、記憶装置
制御器３０は入出力母線１６を通しての転送を示す。中
央処理ユニット１０は１次に、記憶装置制御器３０によ
ってメモリ動作、たとえば、読出しまたは書込みを開始
させ。
アドレスが入出力母線にロケーションを識別することに
よって入出力母線１６に接続したユニットのアドレス指
定可能な記憶場所と連絡することができる。物理アドレ
ス母線７６からの物理アドレスは、ＵＢ ＰＨＹＳ
ＡＤＲ３ＳＥＬドライバ８３によっ、３て使用可能と
なっている場合にはドライバ８２を通して入出力母線１
６に伝送される。こうして、物理アドレスは、アＬ／−
ロケーションを識別しているときには物理アドレス母線
７６からアレー３１に伝送され、アクセスしなければな
らないロケーションを識別した場合には入出力母線１６
に伝送される。
よって入出力母線１６に接続したユニットのアドレス指
定可能な記憶場所と連絡することができる。物理アドレ
ス母線７６からの物理アドレスは、ＵＢ ＰＨＹＳ
ＡＤＲ３ＳＥＬドライバ８３によっ、３て使用可能と
なっている場合にはドライバ８２を通して入出力母線１
６に伝送される。こうして、物理アドレスは、アＬ／−
ロケーションを識別しているときには物理アドレス母線
７６からアレー３１に伝送され、アクセスしなければな
らないロケーションを識別した場合には入出力母線１６
に伝送される。
７レー３１に格納またはそこから検索しようとしている
データ、すなわち、情報は仮想アドレスを受取った入出
力母線１６またはメモリ母線１４から記憶装置制御器３
０に送られてもよい。入出力母線１６に転送されたデー
タは、まず、！！通のレシーバおよびドライバ（図示せ
ず）を介して転送母線８４を通し、メモリ母線１４のそ
れぞれのデータ・ラインに、またそこからの転送を受け
る。このデータはデータ・アラインメント論理回路８５
を通してメモリ母線１４およびアレー母線７７の間でシ
フトされる。データ・アラインメント論理回路は以下に
一層詳しく説明する。
データ、すなわち、情報は仮想アドレスを受取った入出
力母線１６またはメモリ母線１４から記憶装置制御器３
０に送られてもよい。入出力母線１６に転送されたデー
タは、まず、！！通のレシーバおよびドライバ（図示せ
ず）を介して転送母線８４を通し、メモリ母線１４のそ
れぞれのデータ・ラインに、またそこからの転送を受け
る。このデータはデータ・アラインメント論理回路８５
を通してメモリ母線１４およびアレー母線７７の間でシ
フトされる。データ・アラインメント論理回路は以下に
一層詳しく説明する。
記憶装置制御器３０は、さらに、ＥＣＣエラー訂正・検
出ネットワーク８６を包含し、これはデータ入力ラッチ
８７、ＥＥＣ論理回路９０およびデータ出力ラッ２チ９
１を包含する。ＥＣＣネットワーク８６はアレー母線７
７と共にループを層成している。このループにおいて、
データはアレー母線７７からデータ入力ラッチ８７、Ｅ
ＣＣ論理回路９０、データ出力ラッチ９″ｌを通ってシ
フトされ、そしてアレー母線７７にもどる。
出ネットワーク８６を包含し、これはデータ入力ラッチ
８７、ＥＥＣ論理回路９０およびデータ出力ラッ２チ９
１を包含する。ＥＣＣネットワーク８６はアレー母線７
７と共にループを層成している。このループにおいて、
データはアレー母線７７からデータ入力ラッチ８７、Ｅ
ＣＣ論理回路９０、データ出力ラッチ９″ｌを通ってシ
フトされ、そしてアレー母線７７にもどる。
ＥＣＣ論理回路９０はアレー３１に書込みを行なう前に
データに従属するエラー訂正チェック・ビットを発生す
るように作用する。ＥＣＣ論理回路９０は、アレー３１
から検索されたデータにエラーがあるかどうかを決定し
、また、普通の要領で成る種のエラーを訂正するのにも
このチェ・ンクΦビットを使用する。
データに従属するエラー訂正チェック・ビットを発生す
るように作用する。ＥＣＣ論理回路９０は、アレー３１
から検索されたデータにエラーがあるかどうかを決定し
、また、普通の要領で成る種のエラーを訂正するのにも
このチェ・ンクΦビットを使用する。
データ出力ラッチ９１は、それぞれ転送データの一部（
特に、１バイト）を格納するように個々に作動するセク
シせンに分割されている。
特に、１バイト）を格納するように個々に作動するセク
シせンに分割されている。
ここで、中央処理ユニット１０または入出力母線１６に
接続したユニットによって開始させられたメモリ動作に
応答して記憶装置制御器３０を通るデータの実際の流れ
を簡単に説明すること力く助けとなるかも知れない。
接続したユニットによって開始させられたメモリ動作に
応答して記憶装置制御器３０を通るデータの実際の流れ
を簡単に説明すること力く助けとなるかも知れない。
アドレスがアレー３１にロケーションをｍ ｙｉｌ＋す
る１回の動作で中央処理ユニ、、 ） １０力１らに己
憶装置制御器３０に転送されたデータはメモＩＪ母線１
４およびデータ争アラインメント論理回路８５を通して
伝送され、第１０図に関連して後番こ説明するようにそ
こで格納することもできる。このデータはアレー母線７
７に転送され、ＥＣＣネ１．トワーク８６に格納される
。特に、データ１士データ人カラッチ８７、ＥＣＣ論理
回路９０を通して転送され、データ出力う・ンチ９１に
格納される。次に、データはデータ出力ラッチ９１から
データ人力ラッチ８９およびＥＣＣ論理回路９０を通し
てもどされ、エラー訂正チェ・ンク・ビ′ットを発生し
、アドレス枇定されたロケーション番と格納される。
る１回の動作で中央処理ユニ、、 ） １０力１らに己
憶装置制御器３０に転送されたデータはメモＩＪ母線１
４およびデータ争アラインメント論理回路８５を通して
伝送され、第１０図に関連して後番こ説明するようにそ
こで格納することもできる。このデータはアレー母線７
７に転送され、ＥＣＣネ１．トワーク８６に格納される
。特に、データ１士データ人カラッチ８７、ＥＣＣ論理
回路９０を通して転送され、データ出力う・ンチ９１に
格納される。次に、データはデータ出力ラッチ９１から
データ人力ラッチ８９およびＥＣＣ論理回路９０を通し
てもどされ、エラー訂正チェ・ンク・ビ′ットを発生し
、アドレス枇定されたロケーション番と格納される。
先に説明したように、記憶装置制御器３０Ｌ士データを
２つの隣接した記憶場所の隣接／＜イ）４こ書込む、メ
モリ転送を受は入れることができる。記憶装置制御器が
これを行なうには、まずアレー母線７７の記憶場所のう
ちの１つの記憶場所の内容を検索し、それをデータ入力
ランチ８７．ＥＣＣ論理回路９０を通してシフトし、デ
ータ出力ラッチ９１に格納する。
２つの隣接した記憶場所の隣接／＜イ）４こ書込む、メ
モリ転送を受は入れることができる。記憶装置制御器が
これを行なうには、まずアレー母線７７の記憶場所のう
ちの１つの記憶場所の内容を検索し、それをデータ入力
ランチ８７．ＥＣＣ論理回路９０を通してシフトし、デ
ータ出力ラッチ９１に格納する。
このロケーションに格納しようとしているデータφパイ
］・は、次に、データ争アラインメント論理回路８５か
らアレー母線７７、データ入力ラッチ８７．ＥＣＣ論理
回路９０にシフトされ、データ出力ラッチ９１の特定の
バイトφロケーションに格納される。メモリ母線１４か
ら受取ってすぐにデータを格納するのに加えて、データ
・アラインメント論理回路は転送で利用できるバイト位
置のうちデータのバイトを再位置調゛整もする。こうし
て、４つのデータ書バイトをメモリ母線１４を通して中
央処理ユニッ）１０から同時に転送して、１つの記憶場
所の１つの最上位バイトに格納し、高位側に隣接する記
憶場所の３つの最下位バイトに格納する成る特殊な実施
例では、データ・アラインメント論理回路は中央処理ユ
ニットｌＯから受けたデータ・バイトを再位置調整し、
工づの記憶場所に格納しようとしている１つのデータ・
バイトを特定のラインを通してアレー母［７７に伝送し
、データ出力ラッチ９１の最上位バイト中ロケーション
に格納する。データ・アラインメント論理回路は残りの
データ書バイトも再位置調整し、データ出力ランチ９１
の３つの最下位へイトφロケーションに格納するように
する。
］・は、次に、データ争アラインメント論理回路８５か
らアレー母線７７、データ入力ラッチ８７．ＥＣＣ論理
回路９０にシフトされ、データ出力ラッチ９１の特定の
バイトφロケーションに格納される。メモリ母線１４か
ら受取ってすぐにデータを格納するのに加えて、データ
・アラインメント論理回路は転送で利用できるバイト位
置のうちデータのバイトを再位置調゛整もする。こうし
て、４つのデータ書バイトをメモリ母線１４を通して中
央処理ユニッ）１０から同時に転送して、１つの記憶場
所の１つの最上位バイトに格納し、高位側に隣接する記
憶場所の３つの最下位バイトに格納する成る特殊な実施
例では、データ・アラインメント論理回路は中央処理ユ
ニットｌＯから受けたデータ・バイトを再位置調整し、
工づの記憶場所に格納しようとしている１つのデータ・
バイトを特定のラインを通してアレー母［７７に伝送し
、データ出力ラッチ９１の最上位バイト中ロケーション
に格納する。データ・アラインメント論理回路は残りの
データ書バイトも再位置調整し、データ出力ランチ９１
の３つの最下位へイトφロケーションに格納するように
する。
最下位のデータ・バイトがデータ出力ラッチ９１に格納
された後、記憶装置制御器３０はラッチ９１の内容をデ
ータ入力ラッチ８７およびＥＣＣ論理回路９０を通して
アレー母線７７にシフトし、、ＥＣＣチェック・ビット
を発生し、そのデータをアレー母線７７を通して最初の
記憶場所に転送する。記憶装置制御器３０は、次に、高
位側番とアドレス指定された隣接のロケーションを読出
し、データ・アラインメント論理回路８５からの残りの
データ書バイトについても同じ動作を行なう。記憶装置
制御器は、また、アレー３１に格納しようとし、ている
データの入出力母線１６からの転送に関連して同じ動作
を行なう。
された後、記憶装置制御器３０はラッチ９１の内容をデ
ータ入力ラッチ８７およびＥＣＣ論理回路９０を通して
アレー母線７７にシフトし、、ＥＣＣチェック・ビット
を発生し、そのデータをアレー母線７７を通して最初の
記憶場所に転送する。記憶装置制御器３０は、次に、高
位側番とアドレス指定された隣接のロケーションを読出
し、データ・アラインメント論理回路８５からの残りの
データ書バイトについても同じ動作を行なう。記憶装置
制御器は、また、アレー３１に格納しようとし、ている
データの入出力母線１６からの転送に関連して同じ動作
を行なう。
成る状況では、記憶装置制御器３０は中央処理ユニット
から受けたデータ書バイトを再位置調整することを要求
されるかも知れないが、この要求された動作を行なうた
めにアレー３１の２つの記憶場所にアクセスしてはいけ
ないかも知れない。
から受けたデータ書バイトを再位置調整することを要求
されるかも知れないが、この要求された動作を行なうた
めにアレー３１の２つの記憶場所にアクセスしてはいけ
ないかも知れない。
この状態は、たとえば、中央処理ユニットｌＯがメモリ
母線１４を通して２つだけのデータ・バイトな転送して
成る記憶場所の２つの最上位バイトに書込もうとする場
合に生じる可能性がある。
母線１４を通して２つだけのデータ・バイトな転送して
成る記憶場所の２つの最上位バイトに書込もうとする場
合に生じる可能性がある。
データ争アラインメント論理回路８５はなおデータ・バ
イトを再位置調整しなければならず、それを２つの最下
位バイト位置で受取り、データ出力ラッチ９１の最上位
バイト・ロケーションにそれらを転送することができる
。
イトを再位置調整しなければならず、それを２つの最下
位バイト位置で受取り、データ出力ラッチ９１の最上位
バイト・ロケーションにそれらを転送することができる
。
データ・アラインメント論理回路８５はアレー３１から
の読出し動作の最中にデータ書バイトを再位置調整する
ようにも作用する。転送を行なうためにアレー３１への
アクセスを１回必要とする場合には、アドレス指定され
たロケーションの内容がデータ人力ランチ８７、ＥＣＣ
論理回路９ｏを通してアレーｒ＝１線７７にシフトされ
、データ出力ランチ９１に格納される。データ出力ラッ
チの内容が１次に、アレー母線７７にもどされ、データ
［相］アラインメント論理回路８５にシフトされる。デ
ータ・アラインメント論理回路は必要に応してデータ出
力ラッチ９１からのバイトを再位置調整する。その結果
、中央処理ユニット１０によって検索されつつある特定
のデータ・バイトがメモリ母線１４の最下位バイトを通
して伝送される。中央処理ユニット１０がアレー３１の
成る記憶場所の２つだけの最上位バイトを検索している
場合、データ・アラインメント論理回路８５はデータ出
力ラッチ９１の内容を受取り、それを静位置調整して所
望の最上位バイトをメモリ母線１４の最下位ラインに転
送する。
の読出し動作の最中にデータ書バイトを再位置調整する
ようにも作用する。転送を行なうためにアレー３１への
アクセスを１回必要とする場合には、アドレス指定され
たロケーションの内容がデータ人力ランチ８７、ＥＣＣ
論理回路９ｏを通してアレーｒ＝１線７７にシフトされ
、データ出力ランチ９１に格納される。データ出力ラッ
チの内容が１次に、アレー母線７７にもどされ、データ
［相］アラインメント論理回路８５にシフトされる。デ
ータ・アラインメント論理回路は必要に応してデータ出
力ラッチ９１からのバイトを再位置調整する。その結果
、中央処理ユニット１０によって検索されつつある特定
のデータ・バイトがメモリ母線１４の最下位バイトを通
して伝送される。中央処理ユニット１０がアレー３１の
成る記憶場所の２つだけの最上位バイトを検索している
場合、データ・アラインメント論理回路８５はデータ出
力ラッチ９１の内容を受取り、それを静位置調整して所
望の最上位バイトをメモリ母線１４の最下位ラインに転
送する。
記憶装置制御器３０が読出し動作を行なうべく第２のメ
モリ・アレー・ロケーションの内容を検索せねばならい
ない場合、データ壷アラインメント論理回路８５は第１
の検索中に検索したデータを再位置調整し、それをそこ
に格納する。次に、記憶装置制御器が第２アレー・ロケ
ーションの内容を検索し、それをＥＣＣネットワーク８
６を通してデータ書アラインメント論理回路８５に転送
する。次に、データ書アラインメント論理回路は第２０
ケーシヨンからの所望バイトを再位置調整し、それらを
第１０ケーシヨンからの所望のバイトに縦続させ、それ
らをメモリ母線１４を通して中央処理ユニ７ト１０に転
送する。
モリ・アレー・ロケーションの内容を検索せねばならい
ない場合、データ壷アラインメント論理回路８５は第１
の検索中に検索したデータを再位置調整し、それをそこ
に格納する。次に、記憶装置制御器が第２アレー・ロケ
ーションの内容を検索し、それをＥＣＣネットワーク８
６を通してデータ書アラインメント論理回路８５に転送
する。次に、データ書アラインメント論理回路は第２０
ケーシヨンからの所望バイトを再位置調整し、それらを
第１０ケーシヨンからの所望のバイトに縦続させ、それ
らをメモリ母線１４を通して中央処理ユニ７ト１０に転
送する。
物理アドレスが読出し動作中に人出カ母線１６に接続し
たロケーションを識別した場合、データは再位置調整な
しにデータ書アラインメント論理回路８５を通して入出
力母線１６から転送母線８４を通してメモリ母線１４に
転送され、ＥＣＣネットワーク８６に格納される０次に
、データはデータ・アラインメント論理回路８５を通し
てもどされ、そこで、中央処理ユニッ）１０への転送の
ためにメモリ母線１４の最下位ラインに位置するように
シフトされ得る。物理アドレスが入出ヵＬＪ線１６に接
続いたロケーションを識別する吉込み・動作では、中央
処理ユニッ）１０からのデータがメモリ母線１４を通し
て記憶装置制御器３ｏに伝送ごれる。このデータは変え
ることなくデータ・アラインメント論理回路８５を通し
て転送され、ＥＣＣネ・ントワーク、特にデータ出力ラ
ッチ９１に格納される。次に、データは、ここでも再位
置調整されることなく、アレー母線７７およびデータｅ
アラインメント論理回路を通してメモリ母線１４に転送
される。次に、データは転送母線８４を通して入出力母
線１６に転送され、そこからアドレス指定されたロケー
ションに転送される。
たロケーションを識別した場合、データは再位置調整な
しにデータ書アラインメント論理回路８５を通して入出
力母線１６から転送母線８４を通してメモリ母線１４に
転送され、ＥＣＣネットワーク８６に格納される０次に
、データはデータ・アラインメント論理回路８５を通し
てもどされ、そこで、中央処理ユニッ）１０への転送の
ためにメモリ母線１４の最下位ラインに位置するように
シフトされ得る。物理アドレスが入出ヵＬＪ線１６に接
続いたロケーションを識別する吉込み・動作では、中央
処理ユニッ）１０からのデータがメモリ母線１４を通し
て記憶装置制御器３ｏに伝送ごれる。このデータは変え
ることなくデータ・アラインメント論理回路８５を通し
て転送され、ＥＣＣネ・ントワーク、特にデータ出力ラ
ッチ９１に格納される。次に、データは、ここでも再位
置調整されることなく、アレー母線７７およびデータｅ
アラインメント論理回路を通してメモリ母線１４に転送
される。次に、データは転送母線８４を通して入出力母
線１６に転送され、そこからアドレス指定されたロケー
ションに転送される。
第３図を再び参照して、翻訳バッフγ７４およびＥＣＣ
論理回路９ｏは、共に、エラー論理回路９２に入れられ
るエラー信号を発生する。翻訳バッファは、物理アドレ
スが翻訳の後に成る条件を満たしていない場合にエラー
信号を発生し、でもよい。たとえば、記憶装置の成る部
分が成るタイプのプログラドによってのみ書込みあるい
は検索を行なわれ得る。これらのロケーションをアドレ
ス指定しようとすると、エラー信号が現われることにな
る。ＥＣＣ論理回路９ｏは、チェック参ビットによる決
定などによりアレー・ロケ−シランから検索されたデー
タにエラーを検出した場合にエラー信号を伝送する。Ｅ
ＣＣ論理回路は、この分野で知られた手段によってこの
エラーを訂正できるかできないかを決定することができ
、このエラーを訂正したか、あるいは訂正できなかった
かを示す信号を伝送することもできる。
論理回路９ｏは、共に、エラー論理回路９２に入れられ
るエラー信号を発生する。翻訳バッファは、物理アドレ
スが翻訳の後に成る条件を満たしていない場合にエラー
信号を発生し、でもよい。たとえば、記憶装置の成る部
分が成るタイプのプログラドによってのみ書込みあるい
は検索を行なわれ得る。これらのロケーションをアドレ
ス指定しようとすると、エラー信号が現われることにな
る。ＥＣＣ論理回路９ｏは、チェック参ビットによる決
定などによりアレー・ロケ−シランから検索されたデー
タにエラーを検出した場合にエラー信号を伝送する。Ｅ
ＣＣ論理回路は、この分野で知られた手段によってこの
エラーを訂正できるかできないかを決定することができ
、このエラーを訂正したか、あるいは訂正できなかった
かを示す信号を伝送することもできる。
エラー論理回路９２はメモリ母線１４およびメモリ・マ
イクロシーケンサ９３に伝送され、記憶装置制御器３０
が中央処理ユニッ）１０からの指令を処理しつつあると
きにエラーが検出されたことを示すＥＲＲＳＵＭ合計信
号を発生する。あるいは、エラー論理回路９２はＵＢ
ＥＲＲＳＵＭ入出力母線エラー合計信号を発生し、そ
れをメモリーマイクロシーケンサ９３にのみ伝送する。
イクロシーケンサ９３に伝送され、記憶装置制御器３０
が中央処理ユニッ）１０からの指令を処理しつつあると
きにエラーが検出されたことを示すＥＲＲＳＵＭ合計信
号を発生する。あるいは、エラー論理回路９２はＵＢ
ＥＲＲＳＵＭ入出力母線エラー合計信号を発生し、そ
れをメモリーマイクロシーケンサ９３にのみ伝送する。
この信号は、入出力母線１６から受取った指令を記憶装
置制御器３０が処理しつつある間に工ラー、か検出され
たことを示す。
置制御器３０が処理しつつある間に工ラー、か検出され
たことを示す。
メモリ・マイクロシーケンサ９３はメモリ制御蓄積記憶
装置９４に伝送されるマイクロアドレス信号を発生し、
この蓄積記憶装置は記憶装置制御器３０の動作をそれが
メモリ母線１４および入出力［９１６からの指令を処理
する種々のシーケンスをたどってステップを遂行するに
つれて制御するマイクロ命令信号を伝送する。これらの
シーケンスのいくつかを第１１図を参照して以下に説明
する。メモリ・マイクロシーケンサは記憶装置側σを器
３０の状態を示す信号のほか入出力母線１６およびメモ
リ母線１４からの信号も受け、それの応答してマイクロ
命令アドレス信号を発生して正しいシーケンスを踏んで
メモリ制御蓄積記憶装置のステップを遂行させ、指令を
実行させる。パワーアンプφ初期化論理回路９５が設け
てあって、当業者に公知の要領でパワーアンプ中に記憶
装置制御器３０の回路を初期化する。
装置９４に伝送されるマイクロアドレス信号を発生し、
この蓄積記憶装置は記憶装置制御器３０の動作をそれが
メモリ母線１４および入出力［９１６からの指令を処理
する種々のシーケンスをたどってステップを遂行するに
つれて制御するマイクロ命令信号を伝送する。これらの
シーケンスのいくつかを第１１図を参照して以下に説明
する。メモリ・マイクロシーケンサは記憶装置側σを器
３０の状態を示す信号のほか入出力母線１６およびメモ
リ母線１４からの信号も受け、それの応答してマイクロ
命令アドレス信号を発生して正しいシーケンスを踏んで
メモリ制御蓄積記憶装置のステップを遂行させ、指令を
実行させる。パワーアンプφ初期化論理回路９５が設け
てあって、当業者に公知の要領でパワーアンプ中に記憶
装置制御器３０の回路を初期化する。
３つの制御・状態レジスタＣ５Ｒ１００、Ｃ３Ｒ１０１
、Ｃ３Ｒ１２０が設けてあって、指令を実行している際
に記憶装置制御器によって用いられる制御情報を格納し
、また、記憶装置制御器３０の発生した。それの状態を
示す成る種の信号の状態を示す状態情報を格納する。こ
れ゛らのレジスタに格納された信号の解釈を第８図に関
連して一層詳しく以下に説明する。
、Ｃ３Ｒ１２０が設けてあって、指令を実行している際
に記憶装置制御器によって用いられる制御情報を格納し
、また、記憶装置制御器３０の発生した。それの状態を
示す成る種の信号の状態を示す状態情報を格納する。こ
れ゛らのレジスタに格納された信号の解釈を第８図に関
連して一層詳しく以下に説明する。
ＩＩ 、 ｌｉ定１」
１、メモリＬＪ線１４および入出力母線１６を通しての
転送。
転送。
ここで、メモリ母線１４および入出力母線１６を通して
転送される特定の信号およびそれぞれを通してデータを
転送するのに用いられる信号のシーケンスを説明するの
も理解の助けとなるかも知れない。メモリ母線１４およ
び入出力母線１６は多数の導線を包含する。これらの導
線は、メモリ母線１４の場合には中央処理ユニットｌＯ
への、およびそれからの信号の転送を行ない、入出力母
線１６の場合にはそれに接続した入出カニニットに信号
を転送する。第３図はこれらの母線１４．１６のいずれ
でも搬送する信号の符合と同・の−導線をホしている。
転送される特定の信号およびそれぞれを通してデータを
転送するのに用いられる信号のシーケンスを説明するの
も理解の助けとなるかも知れない。メモリ母線１４およ
び入出力母線１６は多数の導線を包含する。これらの導
線は、メモリ母線１４の場合には中央処理ユニットｌＯ
への、およびそれからの信号の転送を行ない、入出力母
線１６の場合にはそれに接続した入出カニニットに信号
を転送する。第３図はこれらの母線１４．１６のいずれ
でも搬送する信号の符合と同・の−導線をホしている。
入出力母線１６は中央処理ユニッ）１０に直接割込リク
エスト信号を転送するいくつかの導線も包含する。
エスト信号を転送するいくつかの導線も包含する。
成る特殊な実施例では、メモリ母線１４は表示された信
号を搬送するための次のような導線を包含する。
号を搬送するための次のような導線を包含する。
Ｄ Ａ Ｔ ＡラインＤ（３１：００）１１０は中央処
理ユニットｌＯからアドレス情報を転送し、また、中央
処理ユニッ）１０と記憶装置制御器３０との間でデータ
情報を転送する二方向ラインである。
理ユニットｌＯからアドレス情報を転送し、また、中央
処理ユニッ）１０と記憶装置制御器３０との間でデータ
情報を転送する二方向ラインである。
ＭＥＭ ＲＥＱメモリ・リクエスト導線１１１は中央
処理ユニット１０でメモリ動作を開始させるようにこの
中央処理ユニツ）１０が発生したＭＥＭ ＲＥＱメモ
リ・リクエスト信号を搬送する。
処理ユニット１０でメモリ動作を開始させるようにこの
中央処理ユニツ）１０が発生したＭＥＭ ＲＥＱメモ
リ・リクエスト信号を搬送する。
ＣＵＲＲＭＯＤＥ （１： Ｏ）導線１１２は中央処理
ユニットｌＯの電流動作モードを識別する二進化ＣＵＲ
ＲＭＯＤＥ信号を搬送する。このＣＵＲＲＭＯＤＥ信号
は中央処理ユニットがカーネル・プログラム、実行プロ
グラム、スーパーバイザ・プログラム、利用者プログラ
ムのどれを処理しているかを示す。記憶装置制御器３０
はこの情報を使用して１次に実行すべきプログラムのア
クセスできない特権ロケーションを転送されてきたアド
レスが識別しているかどうかを決定する。
ユニットｌＯの電流動作モードを識別する二進化ＣＵＲ
ＲＭＯＤＥ信号を搬送する。このＣＵＲＲＭＯＤＥ信号
は中央処理ユニットがカーネル・プログラム、実行プロ
グラム、スーパーバイザ・プログラム、利用者プログラ
ムのどれを処理しているかを示す。記憶装置制御器３０
はこの情報を使用して１次に実行すべきプログラムのア
クセスできない特権ロケーションを転送されてきたアド
レスが識別しているかどうかを決定する。
データ拳タイプ争ラインＤＴ（１：０）１１３は転送さ
れてきたデータがバイト、ワード、ロングワードのどれ
をＷ１成しているかを識別するＤＴデデーΦタイプ二進
化信号を搬送する。
れてきたデータがバイト、ワード、ロングワードのどれ
をＷ１成しているかを識別するＤＴデデーΦタイプ二進
化信号を搬送する。
ＣＯＭＰ ＭＯＤＥラインは中央処理ユニットが特定
タイプのプログラムを実行しつつあることを示すべく中
央処理ユニットが発生したＣＯＭＰＭＯＤＥ交換可能モ
ード信号を搬送する。
タイプのプログラムを実行しつつあることを示すべく中
央処理ユニットが発生したＣＯＭＰＭＯＤＥ交換可能モ
ード信号を搬送する。
ＦＵＮＣ（５： Ｏ） ライン１１５は特定タイプの指
令、たとえばＲＥＡＤまたはＷＲＩ ＴＥあるいはその
他のタイプの、記憶装置制御器３０の実行できる指令を
識別するように中央処理ユニットｌＯの発生したＦＵＮ
Ｃ（５： Ｏ）を搬送する。
令、たとえばＲＥＡＤまたはＷＲＩ ＴＥあるいはその
他のタイプの、記憶装置制御器３０の実行できる指令を
識別するように中央処理ユニットｌＯの発生したＦＵＮ
Ｃ（５： Ｏ）を搬送する。
記憶装置制御器３０の成る特殊な実施例の実行する種々
の指令１士古込んだあるいは読出したデータのチェフク
、ロック動作、制御・状態レジスタ１００−１０２への
およびそこからの転送などを含む、ＲＥＡＤ、ＷＲＩＴ
Ｅ指令についての変形を含む。記憶装置制御器３０は入
出力母線１６に接続したユニ・ントに割込サービス許可
信号も与える。記憶装置制御器３０の特殊な動作をＲＥ
ＡＤ、ＷＲＩＴＥ動作についてのみ説明しているが、能
の動作が本発明を理解する上で必要ないからである。
の指令１士古込んだあるいは読出したデータのチェフク
、ロック動作、制御・状態レジスタ１００−１０２への
およびそこからの転送などを含む、ＲＥＡＤ、ＷＲＩＴ
Ｅ指令についての変形を含む。記憶装置制御器３０は入
出力母線１６に接続したユニ・ントに割込サービス許可
信号も与える。記憶装置制御器３０の特殊な動作をＲＥ
ＡＤ、ＷＲＩＴＥ動作についてのみ説明しているが、能
の動作が本発明を理解する上で必要ないからである。
ＣＰＵＧライン１１６は中央処理ユニッ）１０からの指
令およびアドレスを記憶装置制御器３０が受は入れるこ
とを示すＣＰＵＧ許可信号を搬送する。
令およびアドレスを記憶装置制御器３０が受は入れるこ
とを示すＣＰＵＧ許可信号を搬送する。
ＭＥＭ ＢＳＹライン１１７は、記憶装置制御器３０
が肯定（ａｓｓｅｒｔ）した場合には。
が肯定（ａｓｓｅｒｔ）した場合には。
記憶装置制御器３０が成る指令を実行中であり、新しい
指令を受付けることができないことを示すＭＥＭ Ｂ
ＳＹメモリ使用中信号を搬送する。記憶装置制御器３０
は、を読出し動作では、このＭＥＭ ＢＳＹメモリ使
用中信号を否定し、ＤＡＴＡＤ（３１：００）ライン１
１０上のデータが有効であり、中央処理ユニット１０で
受取られ得ることを示す。書込み動作では、記憶装置制
御器３０はＭＥＭ ＢＳＹメモリ使用中信号を否定し
てＤＡＴＡラインＤ（３１：００）からのデータを受取
ったことを示す。
指令を受付けることができないことを示すＭＥＭ Ｂ
ＳＹメモリ使用中信号を搬送する。記憶装置制御器３０
は、を読出し動作では、このＭＥＭ ＢＳＹメモリ使
用中信号を否定し、ＤＡＴＡＤ（３１：００）ライン１
１０上のデータが有効であり、中央処理ユニット１０で
受取られ得ることを示す。書込み動作では、記憶装置制
御器３０はＭＥＭ ＢＳＹメモリ使用中信号を否定し
てＤＡＴＡラインＤ（３１：００）からのデータを受取
ったことを示す。
ＧＡＴＥ ＤＩＩＩライン１１８は記憶装置制御器３
０に肯定されたときにＤＡＴＡラインＤ（３１：００）
が中央処理ユニッ）１０に信号を搬送しつつあることを
示すＧＡＴＥ ＤＩＲゲートカ向信呼信号送する。中
央処理ユニット１０はＧＡＴＥ ＤＩＲ方向信号を使
用してメモリ母線１５に接続したレジーバを状態調節し
、ＤＡＴＡラインＤ （３１：００）１１０からデータ
を受ける。
０に肯定されたときにＤＡＴＡラインＤ（３１：００）
が中央処理ユニッ）１０に信号を搬送しつつあることを
示すＧＡＴＥ ＤＩＲゲートカ向信呼信号送する。中
央処理ユニット１０はＧＡＴＥ ＤＩＲ方向信号を使
用してメモリ母線１５に接続したレジーバを状態調節し
、ＤＡＴＡラインＤ （３１：００）１１０からデータ
を受ける。
ＤＡＴＡ ＲＥＱライン１１９は中央処理ユニッ）１
０によって肯定されたときに読出し動作で読出しデータ
の転送を要求するＤＡＴＡ ＲＥＱデータ・リクエス
ト信号を搬送する。
０によって肯定されたときに読出し動作で読出しデータ
の転送を要求するＤＡＴＡ ＲＥＱデータ・リクエス
ト信号を搬送する。
ＬＯＡＤ ＩＢライン１２０は取出し動作中に記憶装
置制御器３０によって肯定され、命令を検索しているこ
とを示すＬＯＡＤ ＩＢロード命令ノヘンフ７信号を
搬送する。
置制御器３０によって肯定され、命令を検索しているこ
とを示すＬＯＡＤ ＩＢロード命令ノヘンフ７信号を
搬送する。
ＤＡＴＡ ＲＣＶＤライン１２１は中央処理ユニッ）
１０で１ｊ゛定されたときに、読出し動作中それがＤＡ
ＴＡラインＤ（３１：００）からＲＥＡＤデータを受取
ったことを示すＤＡＴＡ ＲＣＶＤデータ受領信号を
搬送する。ＷＲＩ ＴＥ動作中、中央処理ユｘ−Ｈ，）
ＩＱはＤＡＴＡ ＲＣＶＤ信号を肯定し、それがＭＥ
Ｍ ＢＳＹメモリ使用中信号の否定を受けたことを示
す。次に、中央処理ユニット１０はＤＡＴＡラインＤ（
３１：００）からＷＲＩ ＴＥデデーを取出す。
１０で１ｊ゛定されたときに、読出し動作中それがＤＡ
ＴＡラインＤ（３１：００）からＲＥＡＤデータを受取
ったことを示すＤＡＴＡ ＲＣＶＤデータ受領信号を
搬送する。ＷＲＩ ＴＥ動作中、中央処理ユｘ−Ｈ，）
ＩＱはＤＡＴＡ ＲＣＶＤ信号を肯定し、それがＭＥ
Ｍ ＢＳＹメモリ使用中信号の否定を受けたことを示
す。次に、中央処理ユニット１０はＤＡＴＡラインＤ（
３１：００）からＷＲＩ ＴＥデデーを取出す。
ＥＲＲＳＵＭライン１２２は記憶装置制御器３０で肯定
されて、中央処理ユニット１０からの指令を実行中に１
つまたはそれ以上のエラーが記憶装置制御器３０によっ
て検出されたことを示すＥＲＲＳＵＭエラー合計信号を
搬送する。特に、ＥＲＲＳＵＭエラー合計信号の°肯定
ｌ≠、エラー状態を示す制御・状態レジスタＣ５Ｒ１０
０、Ｃ３ＲＩ Ｏ’１．Ｃ５ＲＩ ０２（７）１つｔた
はそれ以上のステージが送られたことを示す。
されて、中央処理ユニット１０からの指令を実行中に１
つまたはそれ以上のエラーが記憶装置制御器３０によっ
て検出されたことを示すＥＲＲＳＵＭエラー合計信号を
搬送する。特に、ＥＲＲＳＵＭエラー合計信号の°肯定
ｌ≠、エラー状態を示す制御・状態レジスタＣ５Ｒ１０
０、Ｃ３ＲＩ Ｏ’１．Ｃ５ＲＩ ０２（７）１つｔた
はそれ以上のステージが送られたことを示す。
第４Ａ、４Ｂはそれぞれ読出し動作、Ｓ込み動作でメモ
リ母線１４と通して転送されてアドレス、データ情報そ
れぞれの転送を可能とする信号のシーケンスを示すタイ
ミング拳ダイアグラムである。第４Ａ、４Ｂ図に示して
いない信号は以下に説明するように転送される。
リ母線１４と通して転送されてアドレス、データ情報そ
れぞれの転送を可能とする信号のシーケンスを示すタイ
ミング拳ダイアグラムである。第４Ａ、４Ｂ図に示して
いない信号は以下に説明するように転送される。
、メモリ動作を開始させるべく、中央処理ユニッ）１０
はＭＥＭ ＲＥＱメモリ中リクエスト信号を発生する
。記憶装置制御器３ｏが中央処理ユニット１０からの指
令を受は入れたならば、以下に説明するように、調停論
理回路７１（第３５！Ｊ）がＣＰＵＧ許可信号を発生す
る。次に、中央処理ユニットはＤＡＴＡ−１ｙｅ、７Ｄ
（３１： ００）１１０を通して仮想アドレスを伝送
し、ＣＵＲＲＭＯＤＥ （１： ０）、ＣＯＭＰ Ｍ
ＯＤＥ交換可能モード信号のほか、転送されるべきバイ
トの数を示すＤＴ （１： Ｏ）データータイプ信号お
よび実行すべき動作を識別するＦＵＮＣ（５： Ｏ）指
令信号を伝送し、 ＭＥＭ ＲＥ Ｑ信号を否定する
。
はＭＥＭ ＲＥＱメモリ中リクエスト信号を発生する
。記憶装置制御器３ｏが中央処理ユニット１０からの指
令を受は入れたならば、以下に説明するように、調停論
理回路７１（第３５！Ｊ）がＣＰＵＧ許可信号を発生す
る。次に、中央処理ユニットはＤＡＴＡ−１ｙｅ、７Ｄ
（３１： ００）１１０を通して仮想アドレスを伝送
し、ＣＵＲＲＭＯＤＥ （１： ０）、ＣＯＭＰ Ｍ
ＯＤＥ交換可能モード信号のほか、転送されるべきバイ
トの数を示すＤＴ （１： Ｏ）データータイプ信号お
よび実行すべき動作を識別するＦＵＮＣ（５： Ｏ）指
令信号を伝送し、 ＭＥＭ ＲＥ Ｑ信号を否定する
。
ＭＥＭ ＲＥＱメモリ・リクエスト信号の否定により
、記憶装置制御器３０はマルチプレクサ７２（第３図）
を通してアドレスを送り、それを仮想アドレス・レジス
タ７３にロードする。次に、翻訳バッファ７４が仮想ア
ドレスを翻訳するように進む。記憶装置制御器３０はモ
ード信号とＤＴ（１：ｏ）データ・タイプ信号を受け、
それらをメモリ・マイクロシーケンサ９３（第３図）に
送る。次に、記憶装置制御器３０けＭＥＭ ＢＳＹメ
モリ使用中信号を肯定し、指令を実行する準備を整える
。
、記憶装置制御器３０はマルチプレクサ７２（第３図）
を通してアドレスを送り、それを仮想アドレス・レジス
タ７３にロードする。次に、翻訳バッファ７４が仮想ア
ドレスを翻訳するように進む。記憶装置制御器３０はモ
ード信号とＤＴ（１：ｏ）データ・タイプ信号を受け、
それらをメモリ・マイクロシーケンサ９３（第３図）に
送る。次に、記憶装置制御器３０けＭＥＭ ＢＳＹメ
モリ使用中信号を肯定し、指令を実行する準備を整える
。
指令がＲＥＡＤ指令である場合、中央処理ユニ・ントト
０は、それがＲＥＡＤデータを受は取る準備が整ってい
るときにはＤＡＴＡ ＲＥＱデータ・リクエスト信号
−を肯定する。記憶装置制御器３０はＧＡＴＥ ＤＩ
Ｒ信号をは定して中央処理ユニッｌ−１０のレシーバを
状態調整し、メモリ母１！ａ１４ｃ７）ＤＡＴＡライフ
Ｄ （３１： ＯＯ） ヲｍｕても−どされるＲＥＡＤ
データ信号を受は取らせる。次に、記憶装置制御器はデ
ータ・ラインを通してデータ信号を転送し、ＭＥＮ
ＢＳＹメモリ使用中信号を否定する。中央処理ユニット
はＤＡＴＡ ＲＣＶＤデータ受領信号を肯定してそれ
がデータを受は取ったことを示す。次に、記憶装置制御
器３０はＣＰＵＧ許可信号を否定する。ＤＡＴＡ Ｒ
ＣＶＤデータ受領信号の否定の際、ＤＡＴＡ ＲＥＱ
データ・リクエスト信号およびＧＡＴＥ ＤＩＲゲー
ト横行信号が肯定され、データ信号をＤＡＴＡラインＤ
（３１：００）から取出す。
０は、それがＲＥＡＤデータを受は取る準備が整ってい
るときにはＤＡＴＡ ＲＥＱデータ・リクエスト信号
−を肯定する。記憶装置制御器３０はＧＡＴＥ ＤＩ
Ｒ信号をは定して中央処理ユニッｌ−１０のレシーバを
状態調整し、メモリ母１！ａ１４ｃ７）ＤＡＴＡライフ
Ｄ （３１： ＯＯ） ヲｍｕても−どされるＲＥＡＤ
データ信号を受は取らせる。次に、記憶装置制御器はデ
ータ・ラインを通してデータ信号を転送し、ＭＥＮ
ＢＳＹメモリ使用中信号を否定する。中央処理ユニット
はＤＡＴＡ ＲＣＶＤデータ受領信号を肯定してそれ
がデータを受は取ったことを示す。次に、記憶装置制御
器３０はＣＰＵＧ許可信号を否定する。ＤＡＴＡ Ｒ
ＣＶＤデータ受領信号の否定の際、ＤＡＴＡ ＲＥＱ
データ・リクエスト信号およびＧＡＴＥ ＤＩＲゲー
ト横行信号が肯定され、データ信号をＤＡＴＡラインＤ
（３１：００）から取出す。
指令がＷＲＩ ＴＥ指令である場合、ＧＡＴＥＤＩＲゲ
ート方向信号は発生しない。中央処理ユニット１０はＤ
ＡＴＡ ＲＥＱデーデーリクエスト信号を肯定し、そ
の後所定時間を経て吉込みデータをＤＡＴＡラインＤ（
３１：００）に送る。記憶装置制御器３０は、次に、Ｍ
ＥＮ ＢＳＹメモリ使用中信号を否定する。それに応
じて。
ート方向信号は発生しない。中央処理ユニット１０はＤ
ＡＴＡ ＲＥＱデーデーリクエスト信号を肯定し、そ
の後所定時間を経て吉込みデータをＤＡＴＡラインＤ（
３１：００）に送る。記憶装置制御器３０は、次に、Ｍ
ＥＮ ＢＳＹメモリ使用中信号を否定する。それに応
じて。
プロセ・ンサはＤＡＴＡ ＲＣＶＤデータ受領信号を
１１定する。次に、記憶装置制御器３０はＣＰＵＧ許可
信号を否定する。ＤＡＴＡ ＲＣＶＤデータ受領信号
の否定のとき、プロセッサもＤＡＴＡＲＥＱリクエスト
信号を否定し、ＤＡＴＡラインＤ（３１：００）からデ
ータ信号を取出す。
１１定する。次に、記憶装置制御器３０はＣＰＵＧ許可
信号を否定する。ＤＡＴＡ ＲＣＶＤデータ受領信号
の否定のとき、プロセッサもＤＡＴＡＲＥＱリクエスト
信号を否定し、ＤＡＴＡラインＤ（３１：００）からデ
ータ信号を取出す。
記憶装置制御器３０の成る特殊な実施例において入出力
母線１６を通して転送される信号は前記の米国特許第３
，７１６，３２４号に記載されており、ここではごく簡
単に説明する。入出力母線１６は母線アクセスのための
調停装置として作動するべく母線制御器を必要とする。
母線１６を通して転送される信号は前記の米国特許第３
，７１６，３２４号に記載されており、ここではごく簡
単に説明する。入出力母線１６は母線アクセスのための
調停装置として作動するべく母線制御器を必要とする。
記憶装置制御器３０は、中央処理ユニット１０からの成
る種の指令に応じて、入出力母線のための母線制御器と
して作用する。入出力母線は表示された信号を転送する
ための次のようなラインを包含する。
る種の指令に応じて、入出力母線のための母線制御器と
して作用する。入出力母線は表示された信号を転送する
ための次のようなラインを包含する。
ＡＤＲＳ （１７： ００）アドレス・ライン１３０は
いずれの方向にも、すなわち、ドライバ８３（第３図）
から、あるいは、マルチプレクサ７２および仮想アドレ
スφレジスタ７３ヘアドレス情報の搬送を行なうライン
である。
いずれの方向にも、すなわち、ドライバ８３（第３図）
から、あるいは、マルチプレクサ７２および仮想アドレ
スφレジスタ７３ヘアドレス情報の搬送を行なうライン
である。
データ・ラインＤ （１５： ００）１３１は記憶装置
制御器３０へあるいはそれからのデータ情報の搬送を行
なう。入出力母線１６からのデータ信号は転送装置８４
（第、３図）を通してメモリ母線１４（７）ＤＡＴＡフ
イ７Ｄ （３１： ００Ｊ １１０）下位ラインに送ら
れる。
制御器３０へあるいはそれからのデータ情報の搬送を行
なう。入出力母線１６からのデータ信号は転送装置８４
（第、３図）を通してメモリ母線１４（７）ＤＡＴＡフ
イ７Ｄ （３１： ００Ｊ １１０）下位ラインに送ら
れる。
Ｃ（１： Ｏ）ライン１３２は実行されるべき動作、す
なわち、ＲＥＡＤまたはＷＲＩ ＴＥを識別するＣ （
１： ０）指令信号を搬送し、転送すべきバイトの数を
示す。記憶装置制御器３０を含めて入出力母線１６に接
続された任意のユニッ上によって開始させられたＲＥＡ
Ｄ動作の最中、ＲＥＡＤデータは２つのバイトを構成し
、これらはＤＡＴＡラインＤ （１５：００）１３１を
通して転送される。ＷＲＩ ＴＥ動作のとき、伝送ユニ
・〉・トはＣ（１： Ｏ）ラインの状態に応じてＷＲＩ
ＴＥデ・−夕の１つまたは２つのｌ＜イトを伝送する
ことができる。
なわち、ＲＥＡＤまたはＷＲＩ ＴＥを識別するＣ （
１： ０）指令信号を搬送し、転送すべきバイトの数を
示す。記憶装置制御器３０を含めて入出力母線１６に接
続された任意のユニッ上によって開始させられたＲＥＡ
Ｄ動作の最中、ＲＥＡＤデータは２つのバイトを構成し
、これらはＤＡＴＡラインＤ （１５：００）１３１を
通して転送される。ＷＲＩ ＴＥ動作のとき、伝送ユニ
・〉・トはＣ（１： Ｏ）ラインの状態に応じてＷＲＩ
ＴＥデ・−夕の１つまたは２つのｌ＜イトを伝送する
ことができる。
ＭＳＹＮライン１３３はアドレス、制御信号がそれぞれ
ＡＤＲ３（１７： ００）アドレス・ライン１３０とＣ
（１：Ｏ）ライン１３２に送られたことを示すＭＳＹＮ
マスク同期制御信号を搬送する。書込み動作中、ＭＳＹ
Ｎマスク同期制御信号はデータイ言号がＤＡＴＡライン
Ｄ（１５：００）１３１に送られることを示す。
ＡＤＲ３（１７： ００）アドレス・ライン１３０とＣ
（１：Ｏ）ライン１３２に送られたことを示すＭＳＹＮ
マスク同期制御信号を搬送する。書込み動作中、ＭＳＹ
Ｎマスク同期制御信号はデータイ言号がＤＡＴＡライン
Ｄ（１５：００）１３１に送られることを示す。
５ＳＹＮライン１３４はＡＤＲＳアドレス信号によって
識別されたユニットがＭＳＹＮマスク同期制御信号に応
答する５ＳＹＮスレ一ブ同期制御信号を搬送する。この
信号はＡＤＲ３（１７： ００）およびＣ（１：０）信
号を受は取ったことを示し、また、ＷＲＩＴＥデータ信
号がＤＡＴＡラインＤ （１５：００）１’３１に受は
取られたことを示し、さらに、ＲＥＡＤデータがＤＡＴ
Ａ （１５：００）ラインに送られたことを示す。
識別されたユニットがＭＳＹＮマスク同期制御信号に応
答する５ＳＹＮスレ一ブ同期制御信号を搬送する。この
信号はＡＤＲ３（１７： ００）およびＣ（１：０）信
号を受は取ったことを示し、また、ＷＲＩＴＥデータ信
号がＤＡＴＡラインＤ （１５：００）１’３１に受は
取られたことを示し、さらに、ＲＥＡＤデータがＤＡＴ
Ａ （１５：００）ラインに送られたことを示す。
４つのＢＲ（７：４）１３５ライン（第１図）は、それ
ぞれ、中央処理ユニットｌＯに直接送られるＢＲ（７：
４）割込リクエスト信号の１つを搬送するラインであ
る。ＢＲ（７： ４）割込リクエスト信号に応答して、
記憶装置制御器３０はＢＧ （７： ４）ライン１３６
（第３図）の１つを付勢して中央処理ユニットｌＯから
の指令に基づいてＢＧ （７： ４）母線許可信号を発
生する。
ぞれ、中央処理ユニットｌＯに直接送られるＢＲ（７：
４）割込リクエスト信号の１つを搬送するラインであ
る。ＢＲ（７： ４）割込リクエスト信号に応答して、
記憶装置制御器３０はＢＧ （７： ４）ライン１３６
（第３図）の１つを付勢して中央処理ユニットｌＯから
の指令に基づいてＢＧ （７： ４）母線許可信号を発
生する。
ＢＧ （７： ４）ライン１３６の１つを通してのＢＧ
（７： ４）母線許可信号の受領に応答して、ＢＧ
（７ニー４）信号を受けるユニットは５ＡＣＫライン１
３７を付勢して５ＡＣＫ肯定信号を発生する。また同時
に、Ｉ ＮＴＲライン１３８も付勢して、割込ユニット
が中央処理ユニットｌＯによる割込サービスをまだ要求
していることを示すｌＮＴＲ割込信号を発生させる。次
に、割込ユニットはその８びっと割込ベクトルをＤＡＴ
ＡラインＤ （０７： ｏｏ）１３１を通して転送する
。
（７： ４）母線許可信号の受領に応答して、ＢＧ
（７ニー４）信号を受けるユニットは５ＡＣＫライン１
３７を付勢して５ＡＣＫ肯定信号を発生する。また同時
に、Ｉ ＮＴＲライン１３８も付勢して、割込ユニット
が中央処理ユニットｌＯによる割込サービスをまだ要求
していることを示すｌＮＴＲ割込信号を発生させる。次
に、割込ユニットはその８びっと割込ベクトルをＤＡＴ
ＡラインＤ （０７： ｏｏ）１３１を通して転送する
。
入出力母線１６に接続した入出カニニット１２はＮＰＲ
ライン１４０を付勢し、入出力母線１６を通してデータ
転送をなす必要があるときにはＮＰＲノンプロセッサ・
リクエスト信号をｎ定するが、これは割込転送でもない
し、中央処理ユニット１０に要求あるいは関係する転送
でもない。記憶装置制御器３０はＮＰＣノンプロセッサ
リクエスト信号を発生するようにＮＰＧライン１１４を
伺’ ９ Ｌ、ＮＰＲノンプロセッサ・リクエスト信号
を発生しているユニットが入出力母線１６を通してデー
タ転送器につながることができるようにする。
ライン１４０を付勢し、入出力母線１６を通してデータ
転送をなす必要があるときにはＮＰＲノンプロセッサ・
リクエスト信号をｎ定するが、これは割込転送でもない
し、中央処理ユニット１０に要求あるいは関係する転送
でもない。記憶装置制御器３０はＮＰＣノンプロセッサ
リクエスト信号を発生するようにＮＰＧライン１１４を
伺’ ９ Ｌ、ＮＰＲノンプロセッサ・リクエスト信号
を発生しているユニットが入出力母線１６を通してデー
タ転送器につながることができるようにする。
ＢＢＳＹライン１４２は入出力母線１６に接続した任意
のユニットが発生し、それがＡＤＲ３（１７：００）ア
ドレス指定可能、データ（１５：００）データ・ライン
、およびＣ（１：００）制御ラインを通して転送を行な
っている最中であることを示すＢＢＳＹ母線使用中信号
を搬送する二方向ラインである。記憶装置制御器３０も
中央処理ユニッ）１０からの成る種の指令を実行してい
る最中にはＢＢＳＹ母線使用中信号を発生することがあ
る。戸様に、記憶装置制御器３０は入出力母線１６を通
して動作を実行している最中にＭＥＭ ＢＳＹメモリ
使用中信号（第３図）を発生する。
のユニットが発生し、それがＡＤＲ３（１７：００）ア
ドレス指定可能、データ（１５：００）データ・ライン
、およびＣ（１：００）制御ラインを通して転送を行な
っている最中であることを示すＢＢＳＹ母線使用中信号
を搬送する二方向ラインである。記憶装置制御器３０も
中央処理ユニッ）１０からの成る種の指令を実行してい
る最中にはＢＢＳＹ母線使用中信号を発生することがあ
る。戸様に、記憶装置制御器３０は入出力母線１６を通
して動作を実行している最中にＭＥＭ ＢＳＹメモリ
使用中信号（第３図）を発生する。
２、仮想アドレス翻訳
第５図は種々のありそうな記憶場所のうち翻訳済みの物
理アドレスのほか記憶場所のないアドレスの割当てを示
すマツプである。物理アドレスはほぼ２つの部分、すな
わち、アレー３１のロケーションに割当てられた「メそ
り中スペース」と呼ぶ部分と、アドレス指定可能なロケ
ーションを示す「入出カスペース」と呼ぶ部分とに分割
されており、それぞれの部分の内容は入出力母線１６を
通して検索され、成る種のアドレス指定可能ロケーショ
ンは記憶装置制御器３０そのものに設けである。
理アドレスのほか記憶場所のないアドレスの割当てを示
すマツプである。物理アドレスはほぼ２つの部分、すな
わち、アレー３１のロケーションに割当てられた「メそ
り中スペース」と呼ぶ部分と、アドレス指定可能なロケ
ーションを示す「入出カスペース」と呼ぶ部分とに分割
されており、それぞれの部分の内容は入出力母線１６を
通して検索され、成る種のアドレス指定可能ロケーショ
ンは記憶装置制御器３０そのものに設けである。
仮想アドレスおよびその翻訳を用いて物理アドレスを形
成することはこの分野では公知の技術である。たとえば
、本出願人の米国特許第３，８５４．１２６号がここで
用いたと同様の技術を示している。筒中に言えば、アレ
ー３１の記憶場所がそれぞれページ・フレーム番号で識
別されるページに分割されているのである。仮想アドレ
スの上位（最ｌ：位）ビットを翻訳バッファ７４が用い
てページ・フレーム番号を識別し、仮想アドレスの９つ
の下位（最下位）ビットをページφフレーム番号に従属
させて成るページ内の特定のアドレス指定可能ロケーシ
ョンを識別する。仮想アドレスの下位ピントは、そのま
ま物理アドレスの下位ビットとなる。
成することはこの分野では公知の技術である。たとえば
、本出願人の米国特許第３，８５４．１２６号がここで
用いたと同様の技術を示している。筒中に言えば、アレ
ー３１の記憶場所がそれぞれページ・フレーム番号で識
別されるページに分割されているのである。仮想アドレ
スの上位（最ｌ：位）ビットを翻訳バッファ７４が用い
てページ・フレーム番号を識別し、仮想アドレスの９つ
の下位（最下位）ビットをページφフレーム番号に従属
させて成るページ内の特定のアドレス指定可能ロケーシ
ョンを識別する。仮想アドレスの下位ピントは、そのま
ま物理アドレスの下位ビットとなる。
アレー３１のアドレス指定可能ロケーションに加えてメ
モリ・スペースは成る種のアドレスにも関係し、ロケー
ションを設けなかった成る種のメモリ部分にも関係する
。特に、本発明の成る実施例では、最大５つのアレー３
１を設け、それぞれが選定数のアレー・ロケーションを
有する。５つのアレーに設けたロケーションに加えて、
メモリ・スペースに成る選定数のアドレスが割当てられ
、これらのアドレスは「不存在メモリ」と呼ぶ。さらに
、５つよりも少ないアレーを設けた場合、不存在メモリ
と呼ぶメモリ◆スペースの部分が拡大して設けなかった
アレーのアドレスも含むことになる。記憶装置制御器３
ｏがアレー・ロケーションを設けたアドレスを受けたと
き、物理アドレス・デコーダ８０（第３図）がＡＲＲＡ
ＹＳＥＬ（Ｅ：Ａ）信号を発生する。このアドレスが不
存在メモリを識別したならば、デコーダ８０はＮＸＭ不
存在メモリ信号を発生する。
モリ・スペースは成る種のアドレスにも関係し、ロケー
ションを設けなかった成る種のメモリ部分にも関係する
。特に、本発明の成る実施例では、最大５つのアレー３
１を設け、それぞれが選定数のアレー・ロケーションを
有する。５つのアレーに設けたロケーションに加えて、
メモリ・スペースに成る選定数のアドレスが割当てられ
、これらのアドレスは「不存在メモリ」と呼ぶ。さらに
、５つよりも少ないアレーを設けた場合、不存在メモリ
と呼ぶメモリ◆スペースの部分が拡大して設けなかった
アレーのアドレスも含むことになる。記憶装置制御器３
ｏがアレー・ロケーションを設けたアドレスを受けたと
き、物理アドレス・デコーダ８０（第３図）がＡＲＲＡ
ＹＳＥＬ（Ｅ：Ａ）信号を発生する。このアドレスが不
存在メモリを識別したならば、デコーダ８０はＮＸＭ不
存在メモリ信号を発生する。
入出カスペースはメモリ・スペースに含まれる以外の、
記憶装置制御器３０によって中央処理ユニット１０の書
込みあるいは読出しを行ない得るすべてのロケーション
を包含する。このようなロケーションの例がディスク式
またはテープ式の二次データ記憶手段を制御するのに用
いられる、前記米国特許第３，９９９，１６３号に記載
されているレジスタがある。各レジスタは第５図に示す
入出カスペースの一部、特にＩ１０母線物理アドレスと
呼ばれる部分を含むアドレスを割当てられる。記憶装置
制御器がこのようなアドレスを受取ったとき、デコーダ
８０（第３図）はＵＢ ＰＨＹＳ ＡＤＲ３ＳＥＬ
入出力母線物理アドレス・セレクト信号を発生する。
記憶装置制御器３０によって中央処理ユニット１０の書
込みあるいは読出しを行ない得るすべてのロケーション
を包含する。このようなロケーションの例がディスク式
またはテープ式の二次データ記憶手段を制御するのに用
いられる、前記米国特許第３，９９９，１６３号に記載
されているレジスタがある。各レジスタは第５図に示す
入出カスペースの一部、特にＩ１０母線物理アドレスと
呼ばれる部分を含むアドレスを割当てられる。記憶装置
制御器がこのようなアドレスを受取ったとき、デコーダ
８０（第３図）はＵＢ ＰＨＹＳ ＡＤＲ３ＳＥＬ
入出力母線物理アドレス・セレクト信号を発生する。
第５図に示す入出カスペースの別の部分が入出力アダプ
タ・レジスタに割当てられている。これは記憶装置制御
器３０そのもの、！ｔ！訳バ、、ツファ７４（第３図）
、制御・状態レジスタ１００，１０２（第３図）その他
図示いていないレジスタにおける記憶場所を含む。
タ・レジスタに割当てられている。これは記憶装置制御
器３０そのもの、！ｔ！訳バ、、ツファ７４（第３図）
、制御・状態レジスタ１００，１０２（第３図）その他
図示いていないレジスタにおける記憶場所を含む。
入出力母線１６に接続したユニー／ トのレジスタおよ
びアドレス指定可能アレー３１に物理アドレスを割当て
た結果、中央処理ユニッ）１０は、翻訳時に入出力母線
物理アドレス・スペースのアドレスとなる仮想アドレス
を伝送することによってこれらのレジスタに情報を転送
できる。記憶装置制御器３０がこのようなアドレスを受
取った場合には、それは入出力母線１６を通して直接転
送を開始する。こうして、中央処理ユニッ）１０は転送
を行なうのに直接に入出力母線１６に接続する必要がな
く、記憶装置制御器３０を介して直接に転送を実行でき
る。
びアドレス指定可能アレー３１に物理アドレスを割当て
た結果、中央処理ユニッ）１０は、翻訳時に入出力母線
物理アドレス・スペースのアドレスとなる仮想アドレス
を伝送することによってこれらのレジスタに情報を転送
できる。記憶装置制御器３０がこのようなアドレスを受
取った場合には、それは入出力母線１６を通して直接転
送を開始する。こうして、中央処理ユニッ）１０は転送
を行なうのに直接に入出力母線１６に接続する必要がな
く、記憶装置制御器３０を介して直接に転送を実行でき
る。
中央処理ユニッ）１０が記憶装置制御器３０を介して入
出力母線１６を連絡する特殊な過程を第１１Ａ図ないし
第１１Ｑ図を参照しながら以下に説明する。
出力母線１６を連絡する特殊な過程を第１１Ａ図ないし
第１１Ｑ図を参照しながら以下に説明する。
説明を先に進める前に、アレー３１の記憶場所に順次ア
ドレスを割当てることを一層詳しく説明しておくのも無
駄とはならないであろう。特に、第６図を参照して、各
記憶場所はロングワードのデータ（第６Ａ図）を格納し
ており、このデータは２つのワード（第６Ｂ図）または
４つのバイト（第６Ｃ図）を構成している。各ワードは
２つのバイトを構成する。各ロングワードはアドレスに
よって識別される。第６図はその右側に１６進法で３つ
の連続したロングワード・アドレスを示している。ロン
グワードのアドレスはその最下位ハイドのアドレスに相
当する。第６Ａ−６Ｃ図に示す３つのロングワードの各
バイトに隣接して２進法バイトの物理アドレスがある。
ドレスを割当てることを一層詳しく説明しておくのも無
駄とはならないであろう。特に、第６図を参照して、各
記憶場所はロングワードのデータ（第６Ａ図）を格納し
ており、このデータは２つのワード（第６Ｂ図）または
４つのバイト（第６Ｃ図）を構成している。各ワードは
２つのバイトを構成する。各ロングワードはアドレスに
よって識別される。第６図はその右側に１６進法で３つ
の連続したロングワード・アドレスを示している。ロン
グワードのアドレスはその最下位ハイドのアドレスに相
当する。第６Ａ−６Ｃ図に示す３つのロングワードの各
バイトに隣接して２進法バイトの物理アドレスがある。
こうして、第６Ａ図のロングワードはアドレスＯＯから
０３（２進法の００ ）１に相当する）まで延びており
、このロングワードのアドレスはＯＯである。同様に、
第６Ｃ図に示すロングワードのアドレスは０８（１６進
法）である。最上位バイト、第６、図に示すバイト３の
アドレスはｒＢ」 （１６進法）、２進法であれば！Ｏ
１ｌである。
０３（２進法の００ ）１に相当する）まで延びており
、このロングワードのアドレスはＯＯである。同様に、
第６Ｃ図に示すロングワードのアドレスは０８（１６進
法）である。最上位バイト、第６、図に示すバイト３の
アドレスはｒＢ」 （１６進法）、２進法であれば！Ｏ
１ｌである。
したがって、各バイトはが第６図に示し、先に説明した
ようなアドレスで個々に識別できる間、アレー３１は−
・度に特定のロングワードへ、またはそこからのみデー
タを転送することになる。
ようなアドレスで個々に識別できる間、アレー３１は−
・度に特定のロングワードへ、またはそこからのみデー
タを転送することになる。
アレー３１の各ロングワード・ロケーション（第６図に
は示ｙず）に隣接してそのロングワードに関係したエラ
ー訂正コード・チェック櫓ビットが格納ごれる。これら
のチェック・ビットは。
は示ｙず）に隣接してそのロングワードに関係したエラ
ー訂正コード・チェック櫓ビットが格納ごれる。これら
のチェック・ビットは。
読出しまたは書込み動作でアレー母線７７を通してアレ
ー３１のアドレス指定されたロケーションから転送され
てくるか、あるいは、アレー母線７７から受取ってから
それぞれのロングワードに隣接して格納される。
ー３１のアドレス指定されたロケーションから転送され
てくるか、あるいは、アレー母線７７から受取ってから
それぞれのロングワードに隣接して格納される。
■、よいくる制御論理回路
第７図はパワーアップ・初期化論理回路９５、メモリ０
マイクロシーケンサ９３、メモリ制御蓄積記憶装置９４
を包含する、記憶装置制御器３０のためのマイクロ制御
論理回路のブロック・タイアゲラムである二特に、蓄積
記憶装置９４はメモリ番マイクロシーケンサ９３からの
９つの制御ビットによってアドレス指定される固定記憶
装置を包含する。マイクロシーケンサ９３は上位アドレ
ス令ビットＡｃＲ３（８： ４）を供給するディスパッ
チ論理回路２００と、下位アドレス・ピッ）ＡＤＲＳ
（３： Ｏ）を供給するブランチ論理回路２０１とを包
含する。ディスパッチ論理回路２００は中央処理ユニッ
）１０からのＦＵＮＣ（５： Ｏ）ライン１１５（第３
図）から指令信号を受け、それを復号して記憶装置制御
器３ｏの実行する動作を決定するデコーダを包含する。
マイクロシーケンサ９３、メモリ制御蓄積記憶装置９４
を包含する、記憶装置制御器３０のためのマイクロ制御
論理回路のブロック・タイアゲラムである二特に、蓄積
記憶装置９４はメモリ番マイクロシーケンサ９３からの
９つの制御ビットによってアドレス指定される固定記憶
装置を包含する。マイクロシーケンサ９３は上位アドレ
ス令ビットＡｃＲ３（８： ４）を供給するディスパッ
チ論理回路２００と、下位アドレス・ピッ）ＡＤＲＳ
（３： Ｏ）を供給するブランチ論理回路２０１とを包
含する。ディスパッチ論理回路２００は中央処理ユニッ
）１０からのＦＵＮＣ（５： Ｏ）ライン１１５（第３
図）から指令信号を受け、それを復号して記憶装置制御
器３ｏの実行する動作を決定するデコーダを包含する。
ディスパッチ論理回路はマイクロ制御ワードから高位の
アドレス・ビットＭＣ（８： ４）も受け、次にこれが
蓄積記憶装置９４によって伝送される。各マイクロ命令
は、パワー低下論理回路９５からの信号がない場合に隣
のアドレスを与える９つのビットと、ＦＵＮＣ（５：
Ｏ）ライン１１５またはＣ（１： Ｏ）ライン１３，２
からの指令信号と、ブランチ論理回路２０１からのブラ
ンチ状態のいずれかを含む。ディスパッチ論理回路２０
０はＭＣ（８： ４）信号またはディスパッチ論理指令
によって識別された信号のいずれかを高位のアドレス令
ビットＡＣＲ３（８： ４）として送る。
アドレス・ビットＭＣ（８： ４）も受け、次にこれが
蓄積記憶装置９４によって伝送される。各マイクロ命令
は、パワー低下論理回路９５からの信号がない場合に隣
のアドレスを与える９つのビットと、ＦＵＮＣ（５：
Ｏ）ライン１１５またはＣ（１： Ｏ）ライン１３，２
からの指令信号と、ブランチ論理回路２０１からのブラ
ンチ状態のいずれかを含む。ディスパッチ論理回路２０
０はＭＣ（８： ４）信号またはディスパッチ論理指令
によって識別された信号のいずれかを高位のアドレス令
ビットＡＣＲ３（８： ４）として送る。
ブランチ論理回路２０１７よマイクロ命令ＭＣ（３：
０）からの下位側の隣のアドレス令ビットまたは成る種
のブランチング信号を下位アドレス・ビットＡＣＲＳ
（３： Ｏ）として蓄積記憶装置９４に送る４つのマル
チプレクサとして作動する。ブランチ論理回路マルチプ
レクサψセレクト信号がマイクロ命令の成るビットから
引出され。
０）からの下位側の隣のアドレス令ビットまたは成る種
のブランチング信号を下位アドレス・ビットＡＣＲＳ
（３： Ｏ）として蓄積記憶装置９４に送る４つのマル
チプレクサとして作動する。ブランチ論理回路マルチプ
レクサψセレクト信号がマイクロ命令の成るビットから
引出され。
成る種のエラー信号、またはメモリ母線１４からのＤＡ
ＴＡ ＲＥＱデーターリクエスト信号およびＤＡＴＡ
ＲＣＶＤデータ受領信号、あるいは入出力母線１６
からのＭＳＹＮ、５ＳＹＮマスタ、スレーブ同期制御信
号その他の信号を含む信号を識別する。これらの信号は
記憶装置制御器３０に実行しているシーケンスの間にデ
ィスパッチ論理回路２００で識別された指令に応答して
いるいろな時に肯定あるいは否定され、マイクロシーケ
ンサを状態調節し、てこのシーケンスの種々の部分にシ
フトするかあるいは要求された信号に応じて成るシーケ
ンスを通じてステップを継続させる。以下に一層詳しく
説明するように、第１１Ａ図ないし第１１Ｑ図は記憶装
置制御器３０が読出し指令、書込み指令を実行するシー
ケンスを示している。
ＴＡ ＲＥＱデーターリクエスト信号およびＤＡＴＡ
ＲＣＶＤデータ受領信号、あるいは入出力母線１６
からのＭＳＹＮ、５ＳＹＮマスタ、スレーブ同期制御信
号その他の信号を含む信号を識別する。これらの信号は
記憶装置制御器３０に実行しているシーケンスの間にデ
ィスパッチ論理回路２００で識別された指令に応答して
いるいろな時に肯定あるいは否定され、マイクロシーケ
ンサを状態調節し、てこのシーケンスの種々の部分にシ
フトするかあるいは要求された信号に応じて成るシーケ
ンスを通じてステップを継続させる。以下に一層詳しく
説明するように、第１１Ａ図ないし第１１Ｑ図は記憶装
置制御器３０が読出し指令、書込み指令を実行するシー
ケンスを示している。
１、制御・状態レジスタ
制御昏状態レジスタＣ３ＲＯ１００，Ｃ３ＲＩ １０
１．Ｃ５Ｒ２１０２（第３図）は、それぞれ、第８図に
示すように複数のステージを包含する。これらのステー
ジは記憶装置制御器３０の動作状態を定める。第１１Ａ
図ないし第１１Ｑ図のフロー・ダイアグラムを理解する
助はトスべく、これらのレジスタの成るステージを以下
に説明する。説明しない他のステージは本発明を理解す
る上で必要ない。
１．Ｃ５Ｒ２１０２（第３図）は、それぞれ、第８図に
示すように複数のステージを包含する。これらのステー
ジは記憶装置制御器３０の動作状態を定める。第１１Ａ
図ないし第１１Ｑ図のフロー・ダイアグラムを理解する
助はトスべく、これらのレジスタの成るステージを以下
に説明する。説明しない他のステージは本発明を理解す
る上で必要ない。
ａ、ｃｓＲｏ １００
Ｃ５ＲＯ１００制御・状態レジスタは、７つの最下位ス
テージにおいて、エラーφシンドローＬ＼を記憶する。
テージにおいて、エラーφシンドローＬ＼を記憶する。
これらのシンドロームはＥＥＣ論理回路９０が訂正する
ようになっているエラーを検出し、それを訂正する場合
にＥＥＣ論理回路９０で発生する。ＥＣＣ論理回路９ｏ
が訂正できないエラーを検出した場合、それはチェック
・ビットそのものをＣ５ＲＯ制御・状態レジスタ１００
のこれらのステージに転送する。
ようになっているエラーを検出し、それを訂正する場合
にＥＥＣ論理回路９０で発生する。ＥＣＣ論理回路９ｏ
が訂正できないエラーを検出した場合、それはチェック
・ビットそのものをＣ５ＲＯ制御・状態レジスタ１００
のこれらのステージに転送する。
ｂ、ｃｓＲｌ １０１
Ｃ３ＲＩ １０１制御・状態レジスタは。
中央処理ユニットｌＯによってロードされて記憶装置制
御器３０を状態調節し、成る種の動作、特にＥＣＣ論理
回路９０によるエラー訂正、検出に関係した動作を実行
させたりさせなかったりするいくつかのステージを包含
する。たとえば、Ｃ５Ｒ１制御・状態レジスタ１０１は
ＥＣＣ論理回路９０によるエラー訂正、検出に関する次
のようなステージを包含する。
御器３０を状態調節し、成る種の動作、特にＥＣＣ論理
回路９０によるエラー訂正、検出に関係した動作を実行
させたりさせなかったりするいくつかのステージを包含
する。たとえば、Ｃ５Ｒ１制御・状態レジスタ１０１は
ＥＣＣ論理回路９０によるエラー訂正、検出に関する次
のようなステージを包含する。
ＲＤＳ読出しデータ・セット・ステージ１５０はＥＣＣ
論理回路９０が訂正できないエラーを検出した場合にセ
ン）・される。
論理回路９０が訂正できないエラーを検出した場合にセ
ン）・される。
ＣＨＤ訂正読出しデータ・ステージ１５１はＥＣＣ論理
回路９．０がエラーを検出し、それを訂正した場合にセ
ットされる。
回路９．０がエラーを検出し、それを訂正した場合にセ
ットされる。
ＩＮＨＣＲＤ抑止訂正読出しデータ・ステージ１５２は
中火処理ユニッ）１０によって状態調整され、ＣＨＤ訂
１［読出しデータ拳ステージがセットされるのを抑止す
る。
中火処理ユニッ）１０によって状態調整され、ＣＨＤ訂
１［読出しデータ拳ステージがセットされるのを抑止す
る。
ＤＩＳ ＥＣＣ機能抑止エラー訂正ステージ１５３は
中央処理ユニットｌＯによって状態調整されるものであ
り、ＥＣＣ論理回路９０によるエラー訂正、検出を抑Ｉ
Ｆする。
中央処理ユニットｌＯによって状態調整されるものであ
り、ＥＣＣ論理回路９０によるエラー訂正、検出を抑Ｉ
Ｆする。
ＲＳＤ読出しデータ・セット・ステージ１５０またはＣ
ＨＤ訂＋Ｅ読出しデータ・ステージ１５１のいずれかが
セットされると、ＥＲＲＳＵＭエラー合計信号が中央処
理ユニッ）１０に対して発生する。
ＨＤ訂＋Ｅ読出しデータ・ステージ１５１のいずれかが
セットされると、ＥＲＲＳＵＭエラー合計信号が中央処
理ユニッ）１０に対して発生する。
その他の多数のステージは翻訳バッファ７４によるアド
レス翻訳に関係する。
レス翻訳に関係する。
中央処理ユニットｌＯによろて状態調整されるＭＭＥメ
モリ管理使用可能ステージ１５５は、セン）されたとき
に、記憶装置制御器３０（第３図）を使用可能としてメ
モリ母線１５から受けたアドレスを翻訳させる。さもな
ければ、記憶装置制御器３０は物理アドレス・レジスタ
７５からのアドレスを使用する。
モリ管理使用可能ステージ１５５は、セン）されたとき
に、記憶装置制御器３０（第３図）を使用可能としてメ
モリ母線１５から受けたアドレスを翻訳させる。さもな
ければ、記憶装置制御器３０は物理アドレス・レジスタ
７５からのアドレスを使用する。
ＡＣＣＲＥＦアクセス拒絶ステージ１５６は、中央処理
ユニント１０によってアドレス指定される記憶部分に次
に実行される特定のプログラムがアクセスできない場合
にセットされる。これはＣＵＲＲＭＯＤＥ電流モード信
号やＣＯＭＰＭＯＤＥ交換可能モード信号などによって
決定される。
ユニント１０によってアドレス指定される記憶部分に次
に実行される特定のプログラムがアクセスできない場合
にセットされる。これはＣＵＲＲＭＯＤＥ電流モード信
号やＣＯＭＰＭＯＤＥ交換可能モード信号などによって
決定される。
Ｔ Ｂ Ｍ Ｉ Ｓ Ｓ 翻訳ｔ＜ラフ７・ミス争ス
テージ１５７は、セットされたとき、仮想アドレスが翻
訳バッファ７４によって翻訳され得ないことを示す。
テージ１５７は、セットされたとき、仮想アドレスが翻
訳バッファ７４によって翻訳され得ないことを示す。
ＡＣＣＲＥＦアクセス拒絶ステージ１５６またはＴＢ
ＭＩＳＳ翻訳バッファ・ミス・ステージ１５７がセッ
トされたとき、ＥＲＲＳＵＭ信号が中央処理ユニットｌ
Ｏに対して発生する。
ＭＩＳＳ翻訳バッファ・ミス・ステージ１５７がセッ
トされたとき、ＥＲＲＳＵＭ信号が中央処理ユニットｌ
Ｏに対して発生する。
ＲＥＧレジスタ・ステージ１５８は、物理アドレス・デ
コーダ８０がＵＢ ＡＤＡＰＴＥＲＲＥＧ ＳＥＬ
入出力母線アダプタ・レジスタ・セレクト信号を発生し
ている場合にセットされる。
コーダ８０がＵＢ ＡＤＡＰＴＥＲＲＥＧ ＳＥＬ
入出力母線アダプタ・レジスタ・セレクト信号を発生し
ている場合にセットされる。
ＮＸＭ不存在メモリ・ステージ１５９は、物理アドレス
・デコーダ８０がＮＸＭ不存在メモリ信号を発生してい
る場合セットされる。
・デコーダ８０がＮＸＭ不存在メモリ信号を発生してい
る場合セットされる。
ｃ、ｃｓＲ２１０２
Ｃ３Ｒ２１０２制御・状態レジスタ入出力母線１６に接
続したユニットによって開始された転送に関する多数の
ステージを包含する。２つのステージ、ｌ１０ＲＤＳ入
出力母線読出しデータ争セアト・ステージ１５０および
Ｉ１０ＮＸＭ入出力母線不存在メモリ・ステージ１６１
は、同じ条件の下に、Ｃ３ＲＩ制御・状態レジスタ１０
１のＲＤＳ続出しデータ・セット畳ステージ１５０およ
びＮＸＭ不存在メモリ・ステージ１５９としてセットさ
れる。
続したユニットによって開始された転送に関する多数の
ステージを包含する。２つのステージ、ｌ１０ＲＤＳ入
出力母線読出しデータ争セアト・ステージ１５０および
Ｉ１０ＮＸＭ入出力母線不存在メモリ・ステージ１６１
は、同じ条件の下に、Ｃ３ＲＩ制御・状態レジスタ１０
１のＲＤＳ続出しデータ・セット畳ステージ１５０およ
びＮＸＭ不存在メモリ・ステージ１５９としてセットさ
れる。
２、調停論理回路
第９Ａ、９Ｂ図は調停論理回路７１およびタイミング・
シンクロナイザ７２．（第３図）の回路を示す。
シンクロナイザ７２．（第３図）の回路を示す。
タイミング・シンクロナイザ７２は２つの連続ラッチ２
１０．２１１を包含し、これらのラッチは、ＮＰＲノン
プロセッサ・リクエスト、５ＡＣＫ肖一定、ＭＳＹＮマ
スク同期、５ＳＹＮスレ一ブ同期、ＢＢＳＹ母線使用中
、Ｉ ＮＴＥ割込の各信号を含む、入出力母線１６から
の信号にラッチをかける。これらの信号はクロック発生
器６７（第２図）によって発生したクロッキング信号に
関して非同期で肯定あるいは否定され得る。タイミング
［相］シンクロナイザ７２は、ＬＮＰＲラッチ争ノンジ
ノンプロセッサエスト信号、ＬＢＢＳＹラッチ母線使用
中信号およびＬＳＡＣＫラッチ肯定信号を調停論理回路
７１に伝送する。
１０．２１１を包含し、これらのラッチは、ＮＰＲノン
プロセッサ・リクエスト、５ＡＣＫ肖一定、ＭＳＹＮマ
スク同期、５ＳＹＮスレ一ブ同期、ＢＢＳＹ母線使用中
、Ｉ ＮＴＥ割込の各信号を含む、入出力母線１６から
の信号にラッチをかける。これらの信号はクロック発生
器６７（第２図）によって発生したクロッキング信号に
関して非同期で肯定あるいは否定され得る。タイミング
［相］シンクロナイザ７２は、ＬＮＰＲラッチ争ノンジ
ノンプロセッサエスト信号、ＬＢＢＳＹラッチ母線使用
中信号およびＬＳＡＣＫラッチ肯定信号を調停論理回路
７１に伝送する。
調停部Ｆｆ回路７１は中央処理ユニット１０からのＭＥ
Ｍ ＲＥＱメモリ壷リクエスト、ＤＡＴＡＲＣＶＤデ
ータ受領信号、ＡＲＢ ＣＯ，ＡＲＢ ＣＩｗＲ停
制御信号およびメモリ制ｇｌ蓄積記憶装置９４によって
伝送されたマイクロ命令からのＣ０ＮＴ ＦＵＮＣＬ
ＡＴ継続機能ラッチ信号も受ける。ＡＲＢ Ｃｏ、Ａ
ＲＢ Ｃ１制御信号は調停論理回路７１を状態調節ル
、信号の状態に応じて入出力母線１６または中央処理ユ
ニットｌＯからのメモリ・リクエストに優先して許可す
るように作用する。Ｃ０ＮＴ ＦＵＮＣＬＡＴ継続機
能ラッチ信号は、指令の実行をするべくアレー３１の２
つ以１；のロケーションを読出しまたは書出ししなけれ
ばならない動作中にメモリ制御蓄積記憶装置によってη
定される。
Ｍ ＲＥＱメモリ壷リクエスト、ＤＡＴＡＲＣＶＤデ
ータ受領信号、ＡＲＢ ＣＯ，ＡＲＢ ＣＩｗＲ停
制御信号およびメモリ制ｇｌ蓄積記憶装置９４によって
伝送されたマイクロ命令からのＣ０ＮＴ ＦＵＮＣＬ
ＡＴ継続機能ラッチ信号も受ける。ＡＲＢ Ｃｏ、Ａ
ＲＢ Ｃ１制御信号は調停論理回路７１を状態調節ル
、信号の状態に応じて入出力母線１６または中央処理ユ
ニットｌＯからのメモリ・リクエストに優先して許可す
るように作用する。Ｃ０ＮＴ ＦＵＮＣＬＡＴ継続機
能ラッチ信号は、指令の実行をするべくアレー３１の２
つ以１；のロケーションを読出しまたは書出ししなけれ
ばならない動作中にメモリ制御蓄積記憶装置によってη
定される。
第９Ｂ図は調停論理回路７１の回路を示す。成る特定の
実施例では、調停論理回路９１はプログラム可能アレー
論理回路装置によって構成されており、これは入力信号
を受け、これらの入力信号の種々の組合わせの状態に依
存する信号を発生し、伝送する６成る数の出力信号は中
央処理ユニット１０のクロ、り発生器６７（第２図）か
らのＴｏタイミング信号に応答して伝送される。このタ
イミング信号はタイミング信号、ンクロナイザ７２を包
含するラッチ２１０．２１１にも作用する。
実施例では、調停論理回路９１はプログラム可能アレー
論理回路装置によって構成されており、これは入力信号
を受け、これらの入力信号の種々の組合わせの状態に依
存する信号を発生し、伝送する６成る数の出力信号は中
央処理ユニット１０のクロ、り発生器６７（第２図）か
らのＴｏタイミング信号に応答して伝送される。このタ
イミング信号はタイミング信号、ンクロナイザ７２を包
含するラッチ２１０．２１１にも作用する。
先に述べたように、調停論理回路７１はメモリ制御蓄積
記憶装置９４からのＡＲＢ Ｃｏ、ＡＲＢ Ｃ１調
停制御信号の状態に応じて中央処理ユニッ）１０または
入出力母線１６に優先権を与える。これらの信号は優先
論理回路２２０内で組合わされる。この優先論理回路は
、中央処理ユニット１０が優先権を持たなければならい
場合ＡＲＢＤＩＳ調停機能抑止信号を伝送し、入出力母
線１６が優先権を持たねばならないときにはＡＲＢＤＸ
Ｓ調停機能抑止信号を否定する。したがって、ＡＲＢ
Ｃ１制御信号が肯定され、ＡＲＢＣＯが肯定されなか
った場合、アンド・ゲート２２１はフリップフロップ２
２２を次のＴＯタイミング信号でセットされるように状
態調整するＳＥＴ ＡＲＢ ＤＩＳセット調停機能
抑＋ｈ信号を発生ずる。オア・ゲート２２３を通るフィ
ードバックのループがこのフリップフロップ２２２を、
ＡＲＢ Ｃ１，ＡＲＢ ＧＯ制御信号の状態とは無
関係に連続子０タイミング・パルスを介してセット状態
に維持する。最終的には、ＡＲＢ Ｃｏ、ＡＲＢ
Ｃ１制御信号は共に肯定される。このとき、アンド・ゲ
ート２２４はＣＬＲＡＲＢ ＤＩＳクリア調停機能抑
止信号を発生し、調停機能抑止フリップフロップ２２２
がそれから次のＴ。
記憶装置９４からのＡＲＢ Ｃｏ、ＡＲＢ Ｃ１調
停制御信号の状態に応じて中央処理ユニッ）１０または
入出力母線１６に優先権を与える。これらの信号は優先
論理回路２２０内で組合わされる。この優先論理回路は
、中央処理ユニット１０が優先権を持たなければならい
場合ＡＲＢＤＩＳ調停機能抑止信号を伝送し、入出力母
線１６が優先権を持たねばならないときにはＡＲＢＤＸ
Ｓ調停機能抑止信号を否定する。したがって、ＡＲＢ
Ｃ１制御信号が肯定され、ＡＲＢＣＯが肯定されなか
った場合、アンド・ゲート２２１はフリップフロップ２
２２を次のＴＯタイミング信号でセットされるように状
態調整するＳＥＴ ＡＲＢ ＤＩＳセット調停機能
抑＋ｈ信号を発生ずる。オア・ゲート２２３を通るフィ
ードバックのループがこのフリップフロップ２２２を、
ＡＲＢ Ｃ１，ＡＲＢ ＧＯ制御信号の状態とは無
関係に連続子０タイミング・パルスを介してセット状態
に維持する。最終的には、ＡＲＢ Ｃｏ、ＡＲＢ
Ｃ１制御信号は共に肯定される。このとき、アンド・ゲ
ート２２４はＣＬＲＡＲＢ ＤＩＳクリア調停機能抑
止信号を発生し、調停機能抑止フリップフロップ２２２
がそれから次のＴ。
クロッキング信号でクリアされる。
調停論理回路７１はＵＢ ＡＣＴ工ｖＩＴＹ入出力母線
活用信号も発生し、この信号は入出力母線１６の成る種
の信号の発生に応じて発生する。
活用信号も発生し、この信号は入出力母線１６の成る種
の信号の発生に応じて発生する。
こうして、ＬＳＡＣＫラッチ・システム肯定信号、ＬＮ
ＰＲラッチ・ノンプロセッサ・リクエスト信号、ＮＰＣ
ノンプロセッサ許可信号またはＬＢＢＳＹラッチ母線使
用中信号が肯定されたならば、ＡＲＢ ＤＩＳ調停機
能抑止信号が肯定されておらず、ＩＢＢＳＹ内部母線使
用中信号が肯定されている限り、オア・ゲー）２３０が
アンド・ゲート２３１を使用可能としてＵＢ ＡＣＴ
ＩＶＩＴＹ入出力母線活性信号を発生さぜる。ＩＢＢＳ
Ｙ内部母線使用中信号は、通常は、中央処理ユニントｌ
Ｏからの指令を処理している間、入出力Ｇ２線１６を通
して転送を開始したならば記憶装置制御器３０によって
発生し、逆に、入出力母線１６に接続した別のユニ・ン
トがそこを通して転送を開始したならば発生しない。Ａ
ＲＢ ′ＤＩＳ調停機能抑止信号がｆｊ定されて中央処
理ユニット１０が優先権を持っていることを示す場合、
あるいはＴＢＢＳＹ内部母線使用中信号が肯定された場
合、ＵＢ ＡＣＴＩＢＩＴＹ信号は肯定されない。
ＰＲラッチ・ノンプロセッサ・リクエスト信号、ＮＰＣ
ノンプロセッサ許可信号またはＬＢＢＳＹラッチ母線使
用中信号が肯定されたならば、ＡＲＢ ＤＩＳ調停機
能抑止信号が肯定されておらず、ＩＢＢＳＹ内部母線使
用中信号が肯定されている限り、オア・ゲー）２３０が
アンド・ゲート２３１を使用可能としてＵＢ ＡＣＴ
ＩＶＩＴＹ入出力母線活性信号を発生さぜる。ＩＢＢＳ
Ｙ内部母線使用中信号は、通常は、中央処理ユニントｌ
Ｏからの指令を処理している間、入出力Ｇ２線１６を通
して転送を開始したならば記憶装置制御器３０によって
発生し、逆に、入出力母線１６に接続した別のユニ・ン
トがそこを通して転送を開始したならば発生しない。Ａ
ＲＢ ′ＤＩＳ調停機能抑止信号がｆｊ定されて中央処
理ユニット１０が優先権を持っていることを示す場合、
あるいはＴＢＢＳＹ内部母線使用中信号が肯定された場
合、ＵＢ ＡＣＴＩＢＩＴＹ信号は肯定されない。
調停論理回路７１は中央処理ユニット許可論理回路２４
０も包含し、これは３つの状態、すなわち、それぞれア
ンド書ゲート２４１．２４５．２４６によって制御され
る状態に応じてＣＰＵＧ中央処理ユニット許可信号を伝
送する。まず、アンドφゲー）２４１は、中央処理ユニ
ー／１・への優先権を許可するＡＲＢ ＤＩＳ調停機
能抑止信号が発生している場合には中央処理ユニントｌ
ＯからのＭＥＭ ＲＥＱメモリ・リクエスト信号の発
生に地じてＣＰＲＵＧ許可信号を発生するのを可能とさ
れ、Ｃ０ＮＴ ＦＵＮＣＬＡＴ信号が発生していない
場合にはＵＢ ＡＣＴＩＢＩＴＹ入出力母線活用信号
が発生せず、入出力母線１６に活動がないことを示す。
０も包含し、これは３つの状態、すなわち、それぞれア
ンド書ゲート２４１．２４５．２４６によって制御され
る状態に応じてＣＰＵＧ中央処理ユニット許可信号を伝
送する。まず、アンドφゲー）２４１は、中央処理ユニ
ー／１・への優先権を許可するＡＲＢ ＤＩＳ調停機
能抑止信号が発生している場合には中央処理ユニントｌ
ＯからのＭＥＭ ＲＥＱメモリ・リクエスト信号の発
生に地じてＣＰＲＵＧ許可信号を発生するのを可能とさ
れ、Ｃ０ＮＴ ＦＵＮＣＬＡＴ信号が発生していない
場合にはＵＢ ＡＣＴＩＢＩＴＹ入出力母線活用信号
が発生せず、入出力母線１６に活動がないことを示す。
記憶装置制御器３０がアレー３１の第２の読出し動作ま
たは書込み動作を実行しているとき、Ｃ０ＮＴ ＦＵ
ＮＣＬＡＴ継続機能ラッチ信号が制御蓄積記憶装置９４
（第７図）によって伝送されるマイクロ命令から午えら
れる。これらの状ＩＥの下゛に、中央処理ユニットｌＯ
からのＤＡＴＡ ＲＣｖＤデータ受領信号が肯定されて
いない場合、アンド・ゲート２４１はオアーゲート２４
２およびアンド拳ゲート２４３ヲ通してＭＥＭ ＲＥ
Ｑメモリ・リクエスト信号を送る。次のＴｏタイミング
信号でＣＰＵＧ許可フリッデフリップフロップ２４４さ
れてＣＰＵＧ許可信号を発生する。
たは書込み動作を実行しているとき、Ｃ０ＮＴ ＦＵ
ＮＣＬＡＴ継続機能ラッチ信号が制御蓄積記憶装置９４
（第７図）によって伝送されるマイクロ命令から午えら
れる。これらの状ＩＥの下゛に、中央処理ユニットｌＯ
からのＤＡＴＡ ＲＣｖＤデータ受領信号が肯定されて
いない場合、アンド・ゲート２４１はオアーゲート２４
２およびアンド拳ゲート２４３ヲ通してＭＥＭ ＲＥ
Ｑメモリ・リクエスト信号を送る。次のＴｏタイミング
信号でＣＰＵＧ許可フリッデフリップフロップ２４４さ
れてＣＰＵＧ許可信号を発生する。
あるいは、ＡＲＢ ＤＩＳ優先権信号が中央処理ユニ
ットｌＯが優先権を持っており、ＬＢＢＳＹラッチド母
線使用中信号が肯定されている場合、アンド・ゲート２
４５はＭＥＭＲＥＱリクエスト信号をオア・ゲート２４
２を通してアンド・ゲート２４３に送る。さらに、ＬＭ
Ｓ Ｙ Ｎラッチド・マスク同期制御信号が肯定されて
おらず、ＡＲＢ ＤＩＳ調停機能抑止信号が１定され
ている場合にはアンド・ゲート２４６はＭＥＭＲＥＱメ
モリ・リクエスト信号をアンド・ゲート２４３に送る。
ットｌＯが優先権を持っており、ＬＢＢＳＹラッチド母
線使用中信号が肯定されている場合、アンド・ゲート２
４５はＭＥＭＲＥＱリクエスト信号をオア・ゲート２４
２を通してアンド・ゲート２４３に送る。さらに、ＬＭ
Ｓ Ｙ Ｎラッチド・マスク同期制御信号が肯定されて
おらず、ＡＲＢ ＤＩＳ調停機能抑止信号が１定され
ている場合にはアンド・ゲート２４６はＭＥＭＲＥＱメ
モリ・リクエスト信号をアンド・ゲート２４３に送る。
インバータ２４７およびアンド・ゲート２５０を通るフ
ィードパンク・ループは、ＣＬＲＣＰＲＵＧクリアＣＰ
Ｕ許可信号が肯定されていない限りＣＰＵＧ許可フリッ
デフリップフロップ２４４ｏタイミング・パルスによっ
てセット状態に維持する。ＣＬＲＣＰＵＧクリアＣＰＵ
許可信号は制御蓄積記憶装置９４によって伝送されるマ
イクロ命４からのＡＲＢ Ｃ１，ＡＲＢ Ｃｏ調停
制御信号によって制御される。ＡＲＢ Ｃ１信号が否
定され、ＡＲＢ Ｃｏ信号が肯定されたとき、アンド
会ゲート２５１がＣＬＲＣＰＵＧクリアＣＰＵ許可信号
を発生し、この信号は次のＴＯクロッキング信号でフリ
ップフロップ２４４をリセットし、ＣＰＵＧ許可信号を
否定する。
ィードパンク・ループは、ＣＬＲＣＰＲＵＧクリアＣＰ
Ｕ許可信号が肯定されていない限りＣＰＵＧ許可フリッ
デフリップフロップ２４４ｏタイミング・パルスによっ
てセット状態に維持する。ＣＬＲＣＰＵＧクリアＣＰＵ
許可信号は制御蓄積記憶装置９４によって伝送されるマ
イクロ命４からのＡＲＢ Ｃ１，ＡＲＢ Ｃｏ調停
制御信号によって制御される。ＡＲＢ Ｃ１信号が否
定され、ＡＲＢ Ｃｏ信号が肯定されたとき、アンド
会ゲート２５１がＣＬＲＣＰＵＧクリアＣＰＵ許可信号
を発生し、この信号は次のＴＯクロッキング信号でフリ
ップフロップ２４４をリセットし、ＣＰＵＧ許可信号を
否定する。
調停論理回路７１は入出力母線制御回路２６０も包含し
、これはＬＮＰＲラッチド・ノンプロセッサ・リクエス
ト信号に応答して入出力母線１６を通してＮＰＣノンプ
ロセッサ許可信号を伝送する。ＡＲＢ ＤＩＳ調停機
能抑止信号が肯定されてない場合には、入出力母線を通
して受取られたリクエストが優先権を有し、アンド・ゲ
ート２・６１がＬＮＰＲラッチドφノンプロセッサ・リ
クエスト信号をオア・ゲート２６３を通してアンド嗜ゲ
ート２６２に送る。他の状態に遭遇したならば、ＮＰＣ
フリップフロップ２６４が次のＴＯクロッキング信号で
ＮＰＣノンプロセッサ許可信号を発生することになる。
、これはＬＮＰＲラッチド・ノンプロセッサ・リクエス
ト信号に応答して入出力母線１６を通してＮＰＣノンプ
ロセッサ許可信号を伝送する。ＡＲＢ ＤＩＳ調停機
能抑止信号が肯定されてない場合には、入出力母線を通
して受取られたリクエストが優先権を有し、アンド・ゲ
ート２・６１がＬＮＰＲラッチドφノンプロセッサ・リ
クエスト信号をオア・ゲート２６３を通してアンド嗜ゲ
ート２６２に送る。他の状態に遭遇したならば、ＮＰＣ
フリップフロップ２６４が次のＴＯクロッキング信号で
ＮＰＣノンプロセッサ許可信号を発生することになる。
このような状態の１つはＬＳＡＣＫラッチドロ定信号が
肯定されず、入出力母線を通して転送する場合に入出力
母線１６に接続したユニットがまったくつながっていな
いことを示す場合である。フリップフロップ２６４から
のＮＰＧ Ｃノンプロセッサ許可信号に応答して伝送
されるユニットからの５ＡＣＫ肯定信号の受領に応じて
ＬＳＡＣＫラッチド肯定信号も肯定され得る。第２の状
態はタイムアウト回路２７０で句えられ、これはＬＳＡ
ＣＫラッチド肯定信号がそうでない場合にＮＰＧ Ｌ
ノンプロセッサ許可信号を否定する。このタイムアウト
回路２７０は各同期リフレッシュ・サイクルの終りで発
生するＲＥＦ Ｔｏリフレッシュ・タイムアウト信号
を使用する。これらのリフレッシュΦサイクルは、メモ
リ・アクセスの成る部分でも、特に調停中でも、順調に
進行する。ＮＰＧ Ｌノンプロセッサ許可信号がＮＰ
Ｃフリップフロップ２６４によって肯定されたときに、
アンドφゲート２７２、オアψゲート２７３およびＳ２
アンド書ゲート２７４がフリップフロップ２７５にＲＥ
Ｆ ＴＯリフレッシュＱタイムアウト信号を送る。Ｒ
１フリップフロップ２７５は、後に述べるようにクリア
されるまで、第２人力部を通ってオア・ゲート２７３に
通じるフィードパ・ンク・ルーズによって連続ＴＯクロ
ッキング信号を介してセット状態に維持される。Ｒ１フ
リップフロップ２７５がセットされているとき、ＲＥＦ
ＴＯリフレッシュ・タイムアウト信号の次の発生で
、アンド・ゲート２７６がアンド・ゲート２６２を使用
禁止とし、次のＴＯタイミング信号でＮＰＣフリップフ
ロップ２６４をリセットさせる。これはＮＰＣ信号を否
定し、アンド・ゲート２７４を使用禁止とし、次のＴＯ
タイミング信号でＲ１フリップフロップ２７５をリセッ
トさせる。ＮＰｃフリップフロップ２６４はインバータ
２６５を通してフィードバック拳ルーズによってセット
状態に維持される。
肯定されず、入出力母線を通して転送する場合に入出力
母線１６に接続したユニットがまったくつながっていな
いことを示す場合である。フリップフロップ２６４から
のＮＰＧ Ｃノンプロセッサ許可信号に応答して伝送
されるユニットからの５ＡＣＫ肯定信号の受領に応じて
ＬＳＡＣＫラッチド肯定信号も肯定され得る。第２の状
態はタイムアウト回路２７０で句えられ、これはＬＳＡ
ＣＫラッチド肯定信号がそうでない場合にＮＰＧ Ｌ
ノンプロセッサ許可信号を否定する。このタイムアウト
回路２７０は各同期リフレッシュ・サイクルの終りで発
生するＲＥＦ Ｔｏリフレッシュ・タイムアウト信号
を使用する。これらのリフレッシュΦサイクルは、メモ
リ・アクセスの成る部分でも、特に調停中でも、順調に
進行する。ＮＰＧ Ｌノンプロセッサ許可信号がＮＰ
Ｃフリップフロップ２６４によって肯定されたときに、
アンドφゲート２７２、オアψゲート２７３およびＳ２
アンド書ゲート２７４がフリップフロップ２７５にＲＥ
Ｆ ＴＯリフレッシュＱタイムアウト信号を送る。Ｒ
１フリップフロップ２７５は、後に述べるようにクリア
されるまで、第２人力部を通ってオア・ゲート２７３に
通じるフィードパ・ンク・ルーズによって連続ＴＯクロ
ッキング信号を介してセット状態に維持される。Ｒ１フ
リップフロップ２７５がセットされているとき、ＲＥＦ
ＴＯリフレッシュ・タイムアウト信号の次の発生で
、アンド・ゲート２７６がアンド・ゲート２６２を使用
禁止とし、次のＴＯタイミング信号でＮＰＣフリップフ
ロップ２６４をリセットさせる。これはＮＰＣ信号を否
定し、アンド・ゲート２７４を使用禁止とし、次のＴＯ
タイミング信号でＲ１フリップフロップ２７５をリセッ
トさせる。ＮＰｃフリップフロップ２６４はインバータ
２６５を通してフィードバック拳ルーズによってセット
状態に維持される。
３、データ・ローテーション
第３図に関連して先に述べたように、記憶装置制御器３
０は２つの隣接したアレー１１０ケーシヨンへのアクセ
スを要求するメモリ・リクエストを受け、それを処理す
ることができる。すなゎち、記憶装置制御器３０は、第
１アレー・ロケーション、第２の隣接するロケーション
の内容を続けて読出し、両ロケーションの部分を縦続さ
せ、それらをメモリ母線１５を通して中央処理ユニット
１０あるいは入出力母線１６に接続したユニットに伝送
するＲＥＡＤ動作を処理することができる。同様に、Ｗ
ＲＩ ＴＥ動作では、記憶装置制御器３０の回路は２つ
の連続するメモリ・アレー・ロケーションの一部に書込
みデータをロードすることができる。
０は２つの隣接したアレー１１０ケーシヨンへのアクセ
スを要求するメモリ・リクエストを受け、それを処理す
ることができる。すなゎち、記憶装置制御器３０は、第
１アレー・ロケーション、第２の隣接するロケーション
の内容を続けて読出し、両ロケーションの部分を縦続さ
せ、それらをメモリ母線１５を通して中央処理ユニット
１０あるいは入出力母線１６に接続したユニットに伝送
するＲＥＡＤ動作を処理することができる。同様に、Ｗ
ＲＩ ＴＥ動作では、記憶装置制御器３０の回路は２つ
の連続するメモリ・アレー・ロケーションの一部に書込
みデータをロードすることができる。
特に、ＲＥＡＤ動作中、読出しデータがアレー３１から
アレー母線７７に送られ、データ人カラ〉・千８７にロ
ードされる。このデータはＥＣＣエラー訂正論理回路９
０を通してシフトされ、ア［／−ｈＩ線７７に送られ、
データ・アラインメント論理回路８５に転送される。デ
ータ・アラインメント論理回路８５およびアラインメン
ト制御器９６はセーブすべきロングワードのバイト数を
決定し、これらのバイトを循環させ、データΦアライ〕
／メント論理回路８５のメモリ・データ書レジスタの最
下位部分にこれらバイトを格納する。捨てるつもりのバ
イトは同じレジスタの最上位バイトに格納される。
アレー母線７７に送られ、データ人カラ〉・千８７にロ
ードされる。このデータはＥＣＣエラー訂正論理回路９
０を通してシフトされ、ア［／−ｈＩ線７７に送られ、
データ・アラインメント論理回路８５に転送される。デ
ータ・アラインメント論理回路８５およびアラインメン
ト制御器９６はセーブすべきロングワードのバイト数を
決定し、これらのバイトを循環させ、データΦアライ〕
／メント論理回路８５のメモリ・データ書レジスタの最
下位部分にこれらバイトを格納する。捨てるつもりのバ
イトは同じレジスタの最上位バイトに格納される。
必要ならば１次に、記憶装置制御器３ｏがアレー３１の
第２ＲＥＡＤ動作を開始させ、この時のアレー・メモリ
・ロケ−シンの内容は次の高位側の７ドレスを有する。
第２ＲＥＡＤ動作を開始させ、この時のアレー・メモリ
・ロケ−シンの内容は次の高位側の７ドレスを有する。
このメモリΦロケーションの内容はデータ人山ラッチ８
７．ＥＣＣ論理回路９０を通してアレー母線７７に転送
され、データ出力ラッチ９１に格納され、そこからアレ
ー母線７７を通してデータ・アラインメント論理回路８
５に伝送される。アラインメント制御器９６の制御の下
に、データ・アラインメント論理回路８５はデータφバ
イトを循環させ、メモリ母線１５の最上位ラインを通し
て保持しようとしているバイトを伝送する。アレー３１
の第１ＲＥＡＤ動作でデータ・アラインメント論理回路
８５のメモリ・データ・レジスタに格納された後、もど
されることになっているバイトとアレー３１の第２ＲＥ
ＡＤ動作のもどされることになっているバイトはデータ
・アラインメント論理回路８５で縦続させられてからメ
モリ母線１５を通して中央処理ユニ、、 ） １０に伝
送されるか、または入出力母線１６を通して入出力ユニ
ッ）１２に伝送される。
７．ＥＣＣ論理回路９０を通してアレー母線７７に転送
され、データ出力ラッチ９１に格納され、そこからアレ
ー母線７７を通してデータ・アラインメント論理回路８
５に伝送される。アラインメント制御器９６の制御の下
に、データ・アラインメント論理回路８５はデータφバ
イトを循環させ、メモリ母線１５の最上位ラインを通し
て保持しようとしているバイトを伝送する。アレー３１
の第１ＲＥＡＤ動作でデータ・アラインメント論理回路
８５のメモリ・データ・レジスタに格納された後、もど
されることになっているバイトとアレー３１の第２ＲＥ
ＡＤ動作のもどされることになっているバイトはデータ
・アラインメント論理回路８５で縦続させられてからメ
モリ母線１５を通して中央処理ユニ、、 ） １０に伝
送されるか、または入出力母線１６を通して入出力ユニ
ッ）１２に伝送される。
あるいは、ＷＲＩ ＴＥ動作中、ＷＲＩＴＥデータがメ
モリ母線１４に入り、データ・アラインメント論理回路
８５に転送される。アラインメント制御器９６の制御の
下に、データψアラインメント論理回路８５がローテー
ション動作を実行し、このとき、下位アドレスを有する
アレー・ロケーションに格納しようとしているＷＲＩ
ＴＥデータのこれらのバイトはデータ・アラインメント
８５のメモリ争データφレジスタの最上位バイトに格納
され、Ｆ位アドレスを有するアレー・ロケーションに格
納しようとしているＷＲＩ ＴＥデータのバイトは循環
させられ、メモリ・データ・レジスタの最下位バイトに
格納される。
モリ母線１４に入り、データ・アラインメント論理回路
８５に転送される。アラインメント制御器９６の制御の
下に、データψアラインメント論理回路８５がローテー
ション動作を実行し、このとき、下位アドレスを有する
アレー・ロケーションに格納しようとしているＷＲＩ
ＴＥデータのこれらのバイトはデータ・アラインメント
８５のメモリ争データφレジスタの最上位バイトに格納
され、Ｆ位アドレスを有するアレー・ロケーションに格
納しようとしているＷＲＩ ＴＥデータのバイトは循環
させられ、メモリ・データ・レジスタの最下位バイトに
格納される。
下位アドレスを有するアレー３１の記憶場所の内容は、
次に、アレー母線を通して転送され。
次に、アレー母線を通して転送され。
データ入力ラッチ８７、ＥＣＣ論理回路９０を通してシ
フトされ、データ出力ラッチ９１に格納される。このデ
ータ・ワードで格納しようとしている、データ・アライ
ンメント論理回路８５のメモリ・データ・レジスタのＷ
ＲＩＴＥデータのバイトは、次に、アレー母線７７にデ
ータ人力ラッチ８７、ＥＣＣ論理回路９０を通してシフ
トされ、データ出力ラッチ９１のそれぞれのバイトに格
納される。データ出力ラッチ９１のそれぞれのバイトは
アラインメント制御器９６からのバイト・セレクト （
３：０）信号によって使用可能とされる。データ出力ラ
ッチ９１の内容は、次に、データ入力ラッチ８７、ＥＣ
Ｃ論理回路９０を通してアレー母線７７にシフトされて
ＥＣＣチェック・ビットを発生し、データ出力ラッチ９
１に再び格納され、次にアレー３１の適当なロケーショ
ンに格納される。次のアドレスを持つアレー・ロケーシ
ョンが次に読出され、アレー母線７７にシフトされ、同
じ過程が実行される。
フトされ、データ出力ラッチ９１に格納される。このデ
ータ・ワードで格納しようとしている、データ・アライ
ンメント論理回路８５のメモリ・データ・レジスタのＷ
ＲＩＴＥデータのバイトは、次に、アレー母線７７にデ
ータ人力ラッチ８７、ＥＣＣ論理回路９０を通してシフ
トされ、データ出力ラッチ９１のそれぞれのバイトに格
納される。データ出力ラッチ９１のそれぞれのバイトは
アラインメント制御器９６からのバイト・セレクト （
３：０）信号によって使用可能とされる。データ出力ラ
ッチ９１の内容は、次に、データ入力ラッチ８７、ＥＣ
Ｃ論理回路９０を通してアレー母線７７にシフトされて
ＥＣＣチェック・ビットを発生し、データ出力ラッチ９
１に再び格納され、次にアレー３１の適当なロケーショ
ンに格納される。次のアドレスを持つアレー・ロケーシ
ョンが次に読出され、アレー母線７７にシフトされ、同
じ過程が実行される。
第１ＯＡ、ＩＯＢ図はデータ・アラインメント論理回路
８５の回路を示しており、第１０Ｃ図はアラインメント
制御器９６の回路を示している。
８５の回路を示しており、第１０Ｃ図はアラインメント
制御器９６の回路を示している。
特に、第１０Ｃ図を参照して、アラインメント制御器９
６は多数の制御信号を発生する。このような信号の１つ
はローテーション制御信号ＲＯＴ（Ａｌ：ＡＯ）であり
、データを循環させるべきＨＡを決定する。メモリ転送
が２つの条件を満たす場合、すなわち、転送中のデータ
がロングワード（第６図）を構成しており、そのデータ
がただ１つのアレー〇ロケーションに（ＷＲＩＴＥ動作
の場合）格納されようとしているのか（ＲＥＡＤ動作の
場合）検索されようとしているのかするならば、ＡＬＩ
ＣＮＥＤ ＬＷアラインド・ロングワード信号が発生
する；アラインメント制御器９６はＴＷｏ ＭＥＭ Ｃ
ＹＣ２メモリ・サイクル信号も発生する。この信号は、
１定されたならば、２つのアレー・ロケーションにアク
セスしなければならないことを示す。また、このアライ
ンよント制御器はＳＥＣＭＥＭ ＣＹＣ第２メモリφ
サイクル信号も発生する。この信号は、肯定されたなら
ば、記憶装置制御器３０が第２記憶場所にアクセスして
いる最中であることを示す。最後に、アラインメント制
御器９６はデータ出力ラッチ９１の特定のバイトのうち
の特定のものをロードするのを可能とするＢＩＴＥ
５ＥＬＥＣＴ （３： Ｏ）を発生する。
６は多数の制御信号を発生する。このような信号の１つ
はローテーション制御信号ＲＯＴ（Ａｌ：ＡＯ）であり
、データを循環させるべきＨＡを決定する。メモリ転送
が２つの条件を満たす場合、すなわち、転送中のデータ
がロングワード（第６図）を構成しており、そのデータ
がただ１つのアレー〇ロケーションに（ＷＲＩＴＥ動作
の場合）格納されようとしているのか（ＲＥＡＤ動作の
場合）検索されようとしているのかするならば、ＡＬＩ
ＣＮＥＤ ＬＷアラインド・ロングワード信号が発生
する；アラインメント制御器９６はＴＷｏ ＭＥＭ Ｃ
ＹＣ２メモリ・サイクル信号も発生する。この信号は、
１定されたならば、２つのアレー・ロケーションにアク
セスしなければならないことを示す。また、このアライ
ンよント制御器はＳＥＣＭＥＭ ＣＹＣ第２メモリφ
サイクル信号も発生する。この信号は、肯定されたなら
ば、記憶装置制御器３０が第２記憶場所にアクセスして
いる最中であることを示す。最後に、アラインメント制
御器９６はデータ出力ラッチ９１の特定のバイトのうち
の特定のものをロードするのを可能とするＢＩＴＥ
５ＥＬＥＣＴ （３： Ｏ）を発生する。
特に、アラインメント制御器９６はデータ・ローテーシ
ョン制御器３００を包含し、これは調停論理回路７１か
らのＣＰＵＧ許可信号を受け、翻訳バッファ７４（第３
図）からのＢＹＴＥ ０ＦＦＳＥＴ信号を受け、ＬＶ
Ａ （１： Ｏ）信号を受ける。仮想アドレスの２つの
最下位ビットは仮想アドレス・レジスタ７３に格納され
る。仮想アドレスの２つの最下位ビットは、また、対応
する物理アドレスの２つの最下位ビットも構成し、第６
図に示すように、データを転送しようとしているバイト
・ロケーションを識別する。翻訳バッファ７４からのＢ
ＹＴＥ ０ＦＦＳＥＴ信号は入出力母線１６に転送す
る同じ情報を含んでいる。
ョン制御器３００を包含し、これは調停論理回路７１か
らのＣＰＵＧ許可信号を受け、翻訳バッファ７４（第３
図）からのＢＹＴＥ ０ＦＦＳＥＴ信号を受け、ＬＶ
Ａ （１： Ｏ）信号を受ける。仮想アドレスの２つの
最下位ビットは仮想アドレス・レジスタ７３に格納され
る。仮想アドレスの２つの最下位ビットは、また、対応
する物理アドレスの２つの最下位ビットも構成し、第６
図に示すように、データを転送しようとしているバイト
・ロケーションを識別する。翻訳バッファ７４からのＢ
ＹＴＥ ０ＦＦＳＥＴ信号は入出力母線１６に転送す
る同じ情報を含んでいる。
データ・ローテーション制御器は、また、制御蓄積記憶
装置９４からメモリ・マイクロ水金の２ビ・、・ト、す
なわち、ＲＯＴ Ｃ（１：Ｏ）ローテーション・クロ
ック信号を受ける。この信号はデータ・ローテーション
制御器を使用可能としてマイクロ命令シーケンス中の所
望の時期にＲＯＴ（Ａｔ：ＡＯ）信号を伝送する。ＣＰ
ＵＧ許可信号は制御器３００を状態調節し、中央処理ユ
ニン）１０への転送中にはＬＶＡ （１： Ｏ）信号を
参照し、入出力母線１６への転送中にはＢＹＴＥＯＦＦ
ＳＥＴ信号を参照する。
装置９４からメモリ・マイクロ水金の２ビ・、・ト、す
なわち、ＲＯＴ Ｃ（１：Ｏ）ローテーション・クロ
ック信号を受ける。この信号はデータ・ローテーション
制御器を使用可能としてマイクロ命令シーケンス中の所
望の時期にＲＯＴ（Ａｔ：ＡＯ）信号を伝送する。ＣＰ
ＵＧ許可信号は制御器３００を状態調節し、中央処理ユ
ニン）１０への転送中にはＬＶＡ （１： Ｏ）信号を
参照し、入出力母線１６への転送中にはＢＹＴＥＯＦＦ
ＳＥＴ信号を参照する。
第６図かられかるように、仮想アドレス、ＬＢＡ（１：
Ｏ）の２つの最下位ビ・ントが共にゼロの場合、ロング
ワードの最下位ｌくイトがアドレス指定され、その転送
は割当て済みとみなされる。中央処理ユニッ）１０から
のＤ’Ｔ（１：Ｏ）データ・タイプ信号に相当するフロ
ースルー・ラッチ３０１からのＬ ＤＴ （１： Ｏ
）ラツチド・データΦタイプ信号がメモリ転送がロング
ワードであることを示している場合には、アンド・ゲー
ト３０２がＡＬＩＣＮＥＤ ＬＷアラインド・ロング
ワード信号を発生する。
Ｏ）の２つの最下位ビ・ントが共にゼロの場合、ロング
ワードの最下位ｌくイトがアドレス指定され、その転送
は割当て済みとみなされる。中央処理ユニッ）１０から
のＤ’Ｔ（１：Ｏ）データ・タイプ信号に相当するフロ
ースルー・ラッチ３０１からのＬ ＤＴ （１： Ｏ
）ラツチド・データΦタイプ信号がメモリ転送がロング
ワードであることを示している場合には、アンド・ゲー
ト３０２がＡＬＩＣＮＥＤ ＬＷアラインド・ロング
ワード信号を発生する。
２サイクル検出器３０３は、ＢＹＴＥ ０ＦＦＳＥＴ
、ＬＶＡ （１： ０）仮想アドレス信号オ′ヨびＬ
ＤＴ（１：０）データφタイプ、Ｌ ＵＢＣ（１：
、０）入出力母線制御信号の基づいて、記憶装置制御器
３０がメモリ動作に対してアレー３１への２回の転送を
行なわねばならないどうかを決定する。、ＣＰ Ｕ Ｇ
許可信号は２サイクル検出器論理回路３０３に送られて
、メモリ転送が中央処理ユニット１０に対するものであ
る場合にはＬＶＡ （１： ０）仮想アドレス信号およ
びＬ ＤＴ（１： ０）ラッチド・データ・タイプ信
号をこの論理回路３０３に使用させ、メモリ転送が入出
力母１！１６に対するものである場合にはＢＹＴＥＯＦ
Ｆ’ＳＥＴ、Ｌ ｔＴＢ Ｃ（１： Ｏ）入出力母
線制御信号を論理回路３０３に使用させる。
、ＬＶＡ （１： ０）仮想アドレス信号オ′ヨびＬ
ＤＴ（１：０）データφタイプ、Ｌ ＵＢＣ（１：
、０）入出力母線制御信号の基づいて、記憶装置制御器
３０がメモリ動作に対してアレー３１への２回の転送を
行なわねばならないどうかを決定する。、ＣＰ Ｕ Ｇ
許可信号は２サイクル検出器論理回路３０３に送られて
、メモリ転送が中央処理ユニット１０に対するものであ
る場合にはＬＶＡ （１： ０）仮想アドレス信号およ
びＬ ＤＴ（１： ０）ラッチド・データ・タイプ信
号をこの論理回路３０３に使用させ、メモリ転送が入出
力母１！１６に対するものである場合にはＢＹＴＥＯＦ
Ｆ’ＳＥＴ、Ｌ ｔＴＢ Ｃ（１： Ｏ）入出力母
線制御信号を論理回路３０３に使用させる。
２サイクル検出器３０３は、アレー３１の２つ以上のア
レー・ロケーションにアクセスして転送を行なわねばな
らない場合にはＴＷＯＭＥＭＣＹＣ２メモリ・サイクル
信号を発生する。たとえば、Ｌ ＤＴ （１： Ｏ）
ラッチド・データ・タイプ信号がロングワードの転送予
定を示し、ＬＡＡ （１： ０）がバイト３（第６図）
を識別している場合には、２つのアレー９０ケーシヨン
への転送が安求され、ＴＷＯＭＥＭ ＣＹＣ２メモリ
中サイクサイクル信号Ｘせられることになる。あるいは
、Ｌ ＤＴ （１： ０）ランチ・データータイプ信
号が１バイトの転送予定を示している場合には、ＴＷＯ
ＭＥＭ ＣＹＣ２メモリ参サイクサイクル信号しない
ことになる。ＴＷＯＭＥＭＣＹＣ２メモリ争サイクル信
号はメモリ・マイクロシーケンサ９３のブランチ制御論
理回路２０１（第７図）をシーケンスの一部に分岐させ
、成るアレー記憶場所への第２の転送を行なわせる。
レー・ロケーションにアクセスして転送を行なわねばな
らない場合にはＴＷＯＭＥＭＣＹＣ２メモリ・サイクル
信号を発生する。たとえば、Ｌ ＤＴ （１： Ｏ）
ラッチド・データ・タイプ信号がロングワードの転送予
定を示し、ＬＡＡ （１： ０）がバイト３（第６図）
を識別している場合には、２つのアレー９０ケーシヨン
への転送が安求され、ＴＷＯＭＥＭ ＣＹＣ２メモリ
中サイクサイクル信号Ｘせられることになる。あるいは
、Ｌ ＤＴ （１： ０）ランチ・データータイプ信
号が１バイトの転送予定を示している場合には、ＴＷＯ
ＭＥＭ ＣＹＣ２メモリ参サイクサイクル信号しない
ことになる。ＴＷＯＭＥＭＣＹＣ２メモリ争サイクル信
号はメモリ・マイクロシーケンサ９３のブランチ制御論
理回路２０１（第７図）をシーケンスの一部に分岐させ
、成るアレー記憶場所への第２の転送を行なわせる。
こめ第２の転送のとき、制御蓄積記憶装置９４からのマ
イクロ命令は成る種のＳＰＦ （２： Ｏ）特別機能信
号とＣ０ＮＴ ＦＵＮＣＬＡＴ＠続機能ラッチ信号と
を含んでいる。これらの信号は第２のサイクル・デコー
ダ３０４（第１０Ｃ図）に入り、復号される。このデコ
ーダは第２のＳＥＣＭＥＭ ＣＹＣ第２メモリ・サイ
クル信号を伝送する。この信号はデータ出力ラッチ・バ
イト−セレクトΦデコーダ３０５に接続してあり、この
デコーダはデータ出力ラッチ９１（第３図）の成るステ
ージを使用可能とするバイト中セレクト（３： Ｏ）信
号を伝送する。データ出力ラッチｅバイト・セレクト・
デコーダ３０５はＲＯＴ （Ａ１：ＡＯ）ローテーショ
ン制御信号およびＬＤＴ （１： ０）ラッチド・デー
タ・タイプ、ＬＵＢ （１： ０）ラッチド入出力母線
制御信号も受取り、転送に伴なうバイトの数を識別する
。
イクロ命令は成る種のＳＰＦ （２： Ｏ）特別機能信
号とＣ０ＮＴ ＦＵＮＣＬＡＴ＠続機能ラッチ信号と
を含んでいる。これらの信号は第２のサイクル・デコー
ダ３０４（第１０Ｃ図）に入り、復号される。このデコ
ーダは第２のＳＥＣＭＥＭ ＣＹＣ第２メモリ・サイ
クル信号を伝送する。この信号はデータ出力ラッチ・バ
イト−セレクトΦデコーダ３０５に接続してあり、この
デコーダはデータ出力ラッチ９１（第３図）の成るステ
ージを使用可能とするバイト中セレクト（３： Ｏ）信
号を伝送する。データ出力ラッチｅバイト・セレクト・
デコーダ３０５はＲＯＴ （Ａ１：ＡＯ）ローテーショ
ン制御信号およびＬＤＴ （１： ０）ラッチド・デー
タ・タイプ、ＬＵＢ （１： ０）ラッチド入出力母線
制御信号も受取り、転送に伴なうバイトの数を識別する
。
第１０Ａ図に示すように、データ・アラインメント論理
回路８５は前述のメモリ・データ・レジスタ３５０を包
含し、データ・ローデータＡ３５３またはデータ・ロー
データＣ３５２から送られてくるにつれてメモリ母線１
４、アレー母線７７間で両方向に転送されるデータを受
け、格納する。第３のデータΦローデータとして、デー
タ・ローデータＡ３５３も設けてあり、以下に述べるよ
うな成る種の動作でデータを循環させる。
回路８５は前述のメモリ・データ・レジスタ３５０を包
含し、データ・ローデータＡ３５３またはデータ・ロー
データＣ３５２から送られてくるにつれてメモリ母線１
４、アレー母線７７間で両方向に転送されるデータを受
け、格納する。第３のデータΦローデータとして、デー
タ・ローデータＡ３５３も設けてあり、以下に述べるよ
うな成る種の動作でデータを循環させる。
データ・ローデータは一連のマルチプレクサであり、こ
れはロングワードの選定バイトからの入力で１ビツトを
出力の特定のビット・ロケーションに送る。第１０Ｂ図
はデータ・ローデータの最下位ビットのプこめのマルチ
プレクサを示している。４つのバイトのうちの各々の最
下位ビットからのデータ信号はこのマルチプレクサ３５
４の入力部に伝送される。４つのデータ信号の１つがマ
ルチプレクサ３５４を通して出力部の最下位ビットに送
られる。この入力信号はデータ・ローテーション制御器
３００（第ｉｏｃ図）からのＲＯＴ（Ａｌ：ＡＯ）ロー
テーション制御信号によって決定される。したがって、
入力データ信号が循環ｙれない場合には、アレー母線７
７からのＤ（００）＠下位ラインからの信号がマルチプ
レクサ３５４のこのステージの出力部に送られる。デー
タが循環される場合には、すなわち、成るバイトから第
６図で見て右にシフトされる場合には、アレー母線７７
のＤ（０８）ラインからの信号はマルチプレクサ３５４
の出力部に送られる。
れはロングワードの選定バイトからの入力で１ビツトを
出力の特定のビット・ロケーションに送る。第１０Ｂ図
はデータ・ローデータの最下位ビットのプこめのマルチ
プレクサを示している。４つのバイトのうちの各々の最
下位ビットからのデータ信号はこのマルチプレクサ３５
４の入力部に伝送される。４つのデータ信号の１つがマ
ルチプレクサ３５４を通して出力部の最下位ビットに送
られる。この入力信号はデータ・ローテーション制御器
３００（第ｉｏｃ図）からのＲＯＴ（Ａｌ：ＡＯ）ロー
テーション制御信号によって決定される。したがって、
入力データ信号が循環ｙれない場合には、アレー母線７
７からのＤ（００）＠下位ラインからの信号がマルチプ
レクサ３５４のこのステージの出力部に送られる。デー
タが循環される場合には、すなわち、成るバイトから第
６図で見て右にシフトされる場合には、アレー母線７７
のＤ（０８）ラインからの信号はマルチプレクサ３５４
の出力部に送られる。
第１０Ａ図を再び参照して、ＷＲＩ ＴＥ動作中、ＷＲ
Ｉ ＴＥデデーはメモリ母線１５のデータＤ（：３１：
００）ラインを通り、データ・ローデータＣ３５２を通
って転送される。データ・ローテーションＣはアンド・
ゲート３５５によって使用可能とされる。これは、書込
み動作中、マイクロ制御蓄積記憶装置９４（第７図）か
らのＭＤＲＤＡＴ ＯＵＴ ＥＮメモリ・データ・
レジスタ・データΦアウトーイネイブル信号が肯定され
ないからであり、この時点で、第２サイクル・デコーダ
３０４から（７）ＳＥＣＭＥＭ ＣＹＣ第２メモリ舎
サイクル信号も肯定されない。データ書ローデータＣ３
５２はＲＯＴ （Ａ ｌ ： ＡＯ）ローテーション制
御信号の制御の下にバイトを循環、シフトし、ＴＯクロ
ック信号の次の肯定でメモリ・データ・レジスタ３５０
にそれらをロードする。メモリ舎データ・レジスタ９４
の内容がデータ・アラインメント論理回路８５からシフ
トされるメモリ基準シーケンスの一部で、マイクロ制御
蓄積記憶装置がＤＩＲＷＲＢＹＴＥ ＥＮ方向書込バ
イト・イネイブル信号を発生し、これがメモリ・アレー
〇レジスタの内容をアレー母線７７に送るようにドライ
バ３６７を使用可能とする。
Ｉ ＴＥデデーはメモリ母線１５のデータＤ（：３１：
００）ラインを通り、データ・ローデータＣ３５２を通
って転送される。データ・ローテーションＣはアンド・
ゲート３５５によって使用可能とされる。これは、書込
み動作中、マイクロ制御蓄積記憶装置９４（第７図）か
らのＭＤＲＤＡＴ ＯＵＴ ＥＮメモリ・データ・
レジスタ・データΦアウトーイネイブル信号が肯定され
ないからであり、この時点で、第２サイクル・デコーダ
３０４から（７）ＳＥＣＭＥＭ ＣＹＣ第２メモリ舎
サイクル信号も肯定されない。データ書ローデータＣ３
５２はＲＯＴ （Ａ ｌ ： ＡＯ）ローテーション制
御信号の制御の下にバイトを循環、シフトし、ＴＯクロ
ック信号の次の肯定でメモリ・データ・レジスタ３５０
にそれらをロードする。メモリ舎データ・レジスタ９４
の内容がデータ・アラインメント論理回路８５からシフ
トされるメモリ基準シーケンスの一部で、マイクロ制御
蓄積記憶装置がＤＩＲＷＲＢＹＴＥ ＥＮ方向書込バ
イト・イネイブル信号を発生し、これがメモリ・アレー
〇レジスタの内容をアレー母線７７に送るようにドライ
バ３６７を使用可能とする。
ＲＥＡＤ動作中、メモリ・リファレンスがアレー３１の
記憶場所への１回の転送を要求している場合、データ・
ローデータＡ３５３が使用される。もし２回の転送が必
要であれば、データ・ローデータＡ３５３、Ｂ３５１お
よびメモリ舎データ・レジスタ３５０が用いられる。特
に、アレー３１への１回の転送がメモリ動作を行なうの
に充分でれば、ＴＷＯＭＥＭ ＣＹＣ２メモリ脅サイ
クサイクル信号しない。したがって、データ・ローデー
タＢ５５１が使用可能とされ、アレー母線７７からのデ
ータがデータ◆ローデータ３５３を通してシフトされ、
データ・ローテーション制御器３００（第ｉｏｃ図）か
らのＲＯＴ（Ａｌ：ＡＯ）信号によって要求されるまま
に循環される。ＳＥＣＭＥＭ ＣＹＣ第２メモリ・サ
イクル信号も発生しないので、データ会ローデータＡ３
５３からのデータはアンド・ゲート３６０、オア書ゲ−
１・３６１、およびメモリ制御蓄積記憶装置９４（第３
図）からのＭＤＲＤＡＴ、ＯＵＴ ＥＮメモリφデー
タ・レジスターデータ・アウト・イネイブル信号によっ
て使用可能とされるライン・ドライバ３６２を通して転
送される。
記憶場所への１回の転送を要求している場合、データ・
ローデータＡ３５３が使用される。もし２回の転送が必
要であれば、データ・ローデータＡ３５３、Ｂ３５１お
よびメモリ舎データ・レジスタ３５０が用いられる。特
に、アレー３１への１回の転送がメモリ動作を行なうの
に充分でれば、ＴＷＯＭＥＭ ＣＹＣ２メモリ脅サイ
クサイクル信号しない。したがって、データ・ローデー
タＢ５５１が使用可能とされ、アレー母線７７からのデ
ータがデータ◆ローデータ３５３を通してシフトされ、
データ・ローテーション制御器３００（第ｉｏｃ図）か
らのＲＯＴ（Ａｌ：ＡＯ）信号によって要求されるまま
に循環される。ＳＥＣＭＥＭ ＣＹＣ第２メモリ・サ
イクル信号も発生しないので、データ会ローデータＡ３
５３からのデータはアンド・ゲート３６０、オア書ゲ−
１・３６１、およびメモリ制御蓄積記憶装置９４（第３
図）からのＭＤＲＤＡＴ、ＯＵＴ ＥＮメモリφデー
タ・レジスターデータ・アウト・イネイブル信号によっ
て使用可能とされるライン・ドライバ３６２を通して転
送される。
しかしながら、メモリ動作を行なうために２回のアクセ
スを必要とする場合には、ＳＥＣＭＥＭ ＣＹＣ第２
メモリ・サイクル信号が１定される。したがって、アン
ド・ゲート３６０は機能抑止とされる。１回目の転送中
、アンド・ゲート３６３が付勢される。これはＳＥＣＭ
ＥＭ ＣＹＣ第２メモリ・サイクル信号も発生してい
ないからであり、それによって、データ・ローデータＢ
５５１が使用可能となる。この１回目の転送で、アレー
母線７７からのデータはデータ・ローデータ３５１を通
してシフトされ、適当に循環され、オア・ゲート３５６
を通して送られ、次のＴＯクロッキング信号の発生時に
メモリ・データ・レジスタ３５０にロードされる。アレ
ー３１からの２回［］の転送中、ＳＥＣＭＥＭ ＣＹ
Ｃ信号が第２サイクル・デコーダ３０３（第１ＯＣ図）
によって肖゛定される。このＳＥＣＭＥＭ ＣＹＣ第
２．メモリ・サイクル信号はメモリ・データ・レジスタ
３５０の内容をアンド・ゲート３６４を通してもどさせ
、各Ｔ、Ｏクロック毎にメモリ・データ・レジスタに再
ロードきせる。第２の転送メモリーデータは、ＳＥＣＭ
ＥＭ ＣＹＣ第２メモリ・サイクルが現在肯定され、
アンド拳ゲート３６３を機能抑止としているので、デー
タ・ローデータＢ５５１を通してシフトされない。第２
転送データはデータｅローデータＡ３５３を通して送ら
れ、ＲＯＴ （Ａ ｌ ： ＡＯ）ローテーション制御
信号によって要求されるままに循環させられる。次に、
このデータはデータ・ローデータＡ３５３から転送され
、バイト・セレクタＡ３６５を通してシフトされる。第
１サイクルΦメモリ・データも同時にメモリ・データ・
レジスタ３５０からバイト・セレクタＢ５６６にシフト
される。
スを必要とする場合には、ＳＥＣＭＥＭ ＣＹＣ第２
メモリ・サイクル信号が１定される。したがって、アン
ド・ゲート３６０は機能抑止とされる。１回目の転送中
、アンド・ゲート３６３が付勢される。これはＳＥＣＭ
ＥＭ ＣＹＣ第２メモリ・サイクル信号も発生してい
ないからであり、それによって、データ・ローデータＢ
５５１が使用可能となる。この１回目の転送で、アレー
母線７７からのデータはデータ・ローデータ３５１を通
してシフトされ、適当に循環され、オア・ゲート３５６
を通して送られ、次のＴＯクロッキング信号の発生時に
メモリ・データ・レジスタ３５０にロードされる。アレ
ー３１からの２回［］の転送中、ＳＥＣＭＥＭ ＣＹ
Ｃ信号が第２サイクル・デコーダ３０３（第１ＯＣ図）
によって肖゛定される。このＳＥＣＭＥＭ ＣＹＣ第
２．メモリ・サイクル信号はメモリ・データ・レジスタ
３５０の内容をアンド・ゲート３６４を通してもどさせ
、各Ｔ、Ｏクロック毎にメモリ・データ・レジスタに再
ロードきせる。第２の転送メモリーデータは、ＳＥＣＭ
ＥＭ ＣＹＣ第２メモリ・サイクルが現在肯定され、
アンド拳ゲート３６３を機能抑止としているので、デー
タ・ローデータＢ５５１を通してシフトされない。第２
転送データはデータｅローデータＡ３５３を通して送ら
れ、ＲＯＴ （Ａ ｌ ： ＡＯ）ローテーション制御
信号によって要求されるままに循環させられる。次に、
このデータはデータ・ローデータＡ３５３から転送され
、バイト・セレクタＡ３６５を通してシフトされる。第
１サイクルΦメモリ・データも同時にメモリ・データ・
レジスタ３５０からバイト・セレクタＢ５６６にシフト
される。
両バイト・セレクタＡ３６５．ＢＢ３６６共に、ＲＯＴ
（Ａｌ ：ＡＯ）ローテーション制御信号に応答し、
これら制御信号によって示されるロングワードのほんの
−・部を転送する。したがって、データφローケータＡ
３５３およびメモリ・データ・レジスタ３５０からの各
ロングワードの選定バイトがそれぞれのバイトψセレク
タ３６５，３６６を通してシフトされる。これらのデー
タ信号は、第２サイクル・デコーダ３０４からのＳＥＣ
Ｍ Ｅ Ｍ ＣＹ Ｃ第２メモリΦサイクル信号によ
って使用可能とされるままにそれぞれのアンド・ゲート
３６７．３７０を通し、オア・ゲート３６１を通し、ド
ライバ３６２を通してメモリ母線１４にシフトされる。
（Ａｌ ：ＡＯ）ローテーション制御信号に応答し、
これら制御信号によって示されるロングワードのほんの
−・部を転送する。したがって、データφローケータＡ
３５３およびメモリ・データ・レジスタ３５０からの各
ロングワードの選定バイトがそれぞれのバイトψセレク
タ３６５，３６６を通してシフトされる。これらのデー
タ信号は、第２サイクル・デコーダ３０４からのＳＥＣ
Ｍ Ｅ Ｍ ＣＹ Ｃ第２メモリΦサイクル信号によ
って使用可能とされるままにそれぞれのアンド・ゲート
３６７．３７０を通し、オア・ゲート３６１を通し、ド
ライバ３６２を通してメモリ母線１４にシフトされる。
こうして、第１ＯＡ、ＩＯＢ、１００図に示す回路はメ
モリ母線１４あるいはアレー母線７７から受けたデータ
を使用可能として１つおきのバイト・ロケーションにシ
フトさせる。これは記憶装置制御器３０を使用可能とし
て中央処理ユニット１０または入出力０１線１６からの
、第６図に示すよにロングワードの境界では始ｔらない
メモリ動作を処理させる。これにより、記憶装置制御器
３０がアレー３１のいくつかの記憶場所からの転送を行
なってメモリ母線１４または入出力母線１６からのただ
１回のメモリ動作を実行するこ・“とによってその融通
性が高まる。
モリ母線１４あるいはアレー母線７７から受けたデータ
を使用可能として１つおきのバイト・ロケーションにシ
フトさせる。これは記憶装置制御器３０を使用可能とし
て中央処理ユニット１０または入出力０１線１６からの
、第６図に示すよにロングワードの境界では始ｔらない
メモリ動作を処理させる。これにより、記憶装置制御器
３０がアレー３１のいくつかの記憶場所からの転送を行
なってメモリ母線１４または入出力母線１６からのただ
１回のメモリ動作を実行するこ・“とによってその融通
性が高まる。
４、詳細なフロー嗜ダイアグラム
第１１Ａ図ないし第１１Ｑ図は記憶装置制御器３０がＲ
ＥＡＤまたはＷＲＩ ＴＥ動作を行なうのに利用するシ
ーケンスを詳細に示すフロー・ダイアグラムである。全
体的に、第１１Ａ、１１３図は動作を行なうのに２つの
メモリ・サイクルを必要としない読出し動作を示してい
る。
ＥＡＤまたはＷＲＩ ＴＥ動作を行なうのに利用するシ
ーケンスを詳細に示すフロー・ダイアグラムである。全
体的に、第１１Ａ、１１３図は動作を行なうのに２つの
メモリ・サイクルを必要としない読出し動作を示してい
る。
第１１Ｃ図はエラー訂正コード論理回路９１（第３図）
にエラーが検出された場合に第１ＩＢ図からのシーケン
スの分岐を示す。
にエラーが検出された場合に第１ＩＢ図からのシーケン
スの分岐を示す。
ＦｐＪｌ １ Ｄ図は２つのメモリ参照を必要とする読
出し動作を行なって転送を実行するのに記憶装置制御器
３０が利用するシーケンスを示すフロー・ダ・イアグラ
ムである。
出し動作を行なって転送を実行するのに記憶装置制御器
３０が利用するシーケンスを示すフロー・ダ・イアグラ
ムである。
第１１１．ＩＩＪ図は中央処理ユニット１０から転送さ
れてきたアドレスが入出力母線１６を識別するＲＥＡＤ
動作を実行するのに記憶装置制御器３０が用いるシーケ
ンスを示すフロー・ダイアグラムである。
れてきたアドレスが入出力母線１６を識別するＲＥＡＤ
動作を実行するのに記憶装置制御器３０が用いるシーケ
ンスを示すフロー・ダイアグラムである。
第１１にないし１１Ｍ図はアンド・ゲート３０２（＄Ｉ
ＯＣ図）からのＡＬＩＧＮＥＤ ＬＷアラインド・ロ
ングワード信号が６定されるＷＲＩＴＥ動作を行なうの
に記憶装置制御器３ｏが用いるシーケンスを示す。
ＯＣ図）からのＡＬＩＧＮＥＤ ＬＷアラインド・ロ
ングワード信号が６定されるＷＲＩＴＥ動作を行なうの
に記憶装置制御器３ｏが用いるシーケンスを示す。
第１１Ｎ、１１０図ハアンドφゲー）３０２（ＭｌｏＣ
Ｉｆｆｌ）から（７）ＡＬＩＧＮＥＤ ＬＷ７ライン
ド・ロングワード信号が肯定されないＷＲＩＴＥ動作を
行なうために記憶装置制御器３ｏの用いるシーケンスを
示す。
Ｉｆｆｌ）から（７）ＡＬＩＧＮＥＤ ＬＷ７ライン
ド・ロングワード信号が肯定されないＷＲＩＴＥ動作を
行なうために記憶装置制御器３ｏの用いるシーケンスを
示す。
最後に、第１１Ｐ、ＩＩＱ図は中央処理ユニット１０か
ら入出力母線１６へ書込みデータを伝送するのに記憶装
置制御器３ｏが使用するシーケンスを示す。
ら入出力母線１６へ書込みデータを伝送するのに記憶装
置制御器３ｏが使用するシーケンスを示す。
第１１Ａ図ないし第１１Ｑ図は記憶装置制御器か中央処
理ユニントｌＯからのメモリ指令に応答する詳細なシー
ケンスを示している。このシーケンスは図で明らかであ
るから、ここで説明する必要はないと考える。
理ユニントｌＯからのメモリ指令に応答する詳細なシー
ケンスを示している。このシーケンスは図で明らかであ
るから、ここで説明する必要はないと考える。
先の説明は本発明の特定の実施例に限られるものである
。本発明は、種々の基本的構造を有するデータ処理シス
テム、あるいは本明細書に記載したもの以外の異なった
内部回路を使用するシステムで実施することができ、そ
れにより本発明の前記の目的、利点を達成することがで
きるは明らかでる。したがって、本特許請求の範囲の目
的は。
。本発明は、種々の基本的構造を有するデータ処理シス
テム、あるいは本明細書に記載したもの以外の異なった
内部回路を使用するシステムで実施することができ、そ
れにより本発明の前記の目的、利点を達成することがで
きるは明らかでる。したがって、本特許請求の範囲の目
的は。
本発明の真の精神、範囲の中に入るあらゆる変更、修正
を包含することにある。
を包含することにある。
第１図は本発明に従って構成したディジタルデータ処理
システムのブロック・ダイアグラムである。 第２図は第１図の中央処理ユニットｌＯの一部を示すブ
ロック−ダイアグラムである。 第３閣は第１図の記憶ユニットｌｌのブロック書ダイア
グラムである。 第４Ａ図、第４Ｂ図を含む第４図は、それぞれＲＥＡＤ
動作、ＷＲＩ ＴＥ動作のときに中央処理ユニ’ン）
１０と記憶ユニッ）１１との間でメモリ母ｙＡ１５を通
して情報を転送するための信号のシーケンスを示すタイ
ミング会ダイアグラムである。 第５図は記憶ユニッ）１１の特殊な実施例の動作を理解
するのに役立つメモリ・アドレス割当てのダイアグラム
である。 第６図は記憶ユニット１１の特殊な実施例の動作を理解
するのに役ヴつ別のダイアグラムである。 第７図は記憶ユニット１１の一部のブロック書ダイアグ
ラムである。 第８図は記憶ユニッ）１１内の制御・状態レジスタのダ
イアグラムであり、レジスタの種々のステージの割当て
および解釈を説明する図である。 第９Ａ図、第９Ｂ図を含む第９図は第１図の中央処理ユ
ニットおよび入出力母線からのメモリ・リクエストの間
を調停する。記憶ユニツ）１１内の回路のブロック・ダ
イアグラムと論理回路ダイアダラムである。 第１．０ Ａ図ないし第１０Ｃ図を含む第１０図は記憶
ユニットｌｌのデータ経路の一部を示すブロック赤ダイ
アグラムである。 第１１Ａ図ないし第１１Ｑ図を含む第１１図は中央処理
ユニットｌＯからの種々の指令に応答して記憶ユニット
１１の実行する動作シーケンスを示すフロー・グイ７グ
ラムである。 ｌＯ・φφ中央処理ユニット、１１・Φ・記憶ユニット
、１２・・・人出カニニット、１３・・・端末装置、１
４・・・加速装置母線、１５・・・メモリ母線、１６・
・・入出力母線、１７−・拳端末母線、２０−・φデー
タ・プロセッサ、２１・・・制御蓄積記憶装置、２２−
・・コンソールφプロセッサ、３０−・・記憶装置制御
器、６０・・壷データ経路、６３−・・命令バッファ。 ６４・Ｏ・割込中央処理ユニット、６５・・・マイクロ
シーケンサ ＦＩＧ、５ Ｚ ＦＩＧ、６ ｖｖｎ ＶＯＩＯ（２５＜２５（２５１ＱｊＱｊσ
ａＦＩＧ、１１Ｌ ＦＩＧ、１１Ｍ 手続補正書（方式） ５ｉ”、 ８．２５１．事件の表
示 昭和ｊｒ年 特許願第７０どｊ６号３、 補正をす
る者 事件との関係 出願人 名 称 ディゾタル イクイプメント コーポレーシ
ョン４、代理人
システムのブロック・ダイアグラムである。 第２図は第１図の中央処理ユニットｌＯの一部を示すブ
ロック−ダイアグラムである。 第３閣は第１図の記憶ユニットｌｌのブロック書ダイア
グラムである。 第４Ａ図、第４Ｂ図を含む第４図は、それぞれＲＥＡＤ
動作、ＷＲＩ ＴＥ動作のときに中央処理ユニ’ン）
１０と記憶ユニッ）１１との間でメモリ母ｙＡ１５を通
して情報を転送するための信号のシーケンスを示すタイ
ミング会ダイアグラムである。 第５図は記憶ユニッ）１１の特殊な実施例の動作を理解
するのに役立つメモリ・アドレス割当てのダイアグラム
である。 第６図は記憶ユニット１１の特殊な実施例の動作を理解
するのに役ヴつ別のダイアグラムである。 第７図は記憶ユニット１１の一部のブロック書ダイアグ
ラムである。 第８図は記憶ユニッ）１１内の制御・状態レジスタのダ
イアグラムであり、レジスタの種々のステージの割当て
および解釈を説明する図である。 第９Ａ図、第９Ｂ図を含む第９図は第１図の中央処理ユ
ニットおよび入出力母線からのメモリ・リクエストの間
を調停する。記憶ユニツ）１１内の回路のブロック・ダ
イアグラムと論理回路ダイアダラムである。 第１．０ Ａ図ないし第１０Ｃ図を含む第１０図は記憶
ユニットｌｌのデータ経路の一部を示すブロック赤ダイ
アグラムである。 第１１Ａ図ないし第１１Ｑ図を含む第１１図は中央処理
ユニットｌＯからの種々の指令に応答して記憶ユニット
１１の実行する動作シーケンスを示すフロー・グイ７グ
ラムである。 ｌＯ・φφ中央処理ユニット、１１・Φ・記憶ユニット
、１２・・・人出カニニット、１３・・・端末装置、１
４・・・加速装置母線、１５・・・メモリ母線、１６・
・・入出力母線、１７−・拳端末母線、２０−・φデー
タ・プロセッサ、２１・・・制御蓄積記憶装置、２２−
・・コンソールφプロセッサ、３０−・・記憶装置制御
器、６０・・壷データ経路、６３−・・命令バッファ。 ６４・Ｏ・割込中央処理ユニット、６５・・・マイクロ
シーケンサ ＦＩＧ、５ Ｚ ＦＩＧ、６ ｖｖｎ ＶＯＩＯ（２５＜２５（２５１ＱｊＱｊσ
ａＦＩＧ、１１Ｌ ＦＩＧ、１１Ｍ 手続補正書（方式） ５ｉ”、 ８．２５１．事件の表
示 昭和ｊｒ年 特許願第７０どｊ６号３、 補正をす
る者 事件との関係 出願人 名 称 ディゾタル イクイプメント コーポレーシ
ョン４、代理人
Claims (1)
- 【特許請求の範囲】 （１） 中央処理ユニットを包含するデータ処理システ
ムと、アドレス、制御信号およびデータ信ｑを転送する
手段を包含する相互接続手段とに接続した記憶ユニット
であって、各々が複数の識別＝ｒ ｔａなサブロケーシ
ョンを包含する複数のアトし・ス指定可能記憶番地と、
選定したアドレス指定可能記憶番地からあるいはそこに
データを転送する手段とを包含する記憶ユニットにおい
て、Ａ、前記データ転送手段に接続してあって成るアド
レス指定可能記憶番地から転送されてきた、あるいはそ
こに転送されようとしているデータ信号を記憶する転送
データ信号記憶装置と、 Ｂ、前記相互接続手段および前記データ転送手段に接続
してあってアドレス信号および制御信号に応答して前記
データ信号を資環させるローテーション手段と、 Ｃ１このローテーション手段、前記転送データ信号記憶
手段および前記相互接続手段に接続してあって前記循環
させらるデータ信号を格納する循環データ信号記憶手段
と、 Ｄ、この循環データ信号記憶手段および前記転送データ
信号記憶手段に接続してあって前記循環データ信号記憶
手段から前記相１接続手段および前記転送データ信号記
憶手段にデータ信号を選択的に転送する制御手段と を包含することを特徴とする記憶ユニット。 （２、特許請求の範囲第１項記載の記憶ユニットにおい
て、前記転送データ信号記憶手段が個々に作動できる記
憶サブロケーションを有する記憶番地を包含し、前記制
御手段が、さらに、制御信号を伝送して各サブロケーシ
ョンを選択的に作動させ、そこにデータ信号を格納させ
る１段を包含することを特徴とする記憶ユニット。 （３） 特許請求の範囲第２項記載の記憶ユニシトにお
いて、前記転送データ信号記憶手段か、さらに、データ
信号を記憶する入力ランチ手段と、この込カランチｆ段
に接続したエラー検出・訂正論理回路とを包含し、この
論理回路が前記入力ランチ手段に格納されたデータ信号
を受取ってそれを復号し、データ信号がエラーを含んで
いるかどうかを決定し、エラーを検出したときはそれを
訂正する第１Ｔ一段を包含し、前記エラー検出・訂正論
理回路が、さらに、エラーの検出、訂正に用いるつもり
のコード信号を発生する第２手段を包含することを特徴
とする記憶ユニット。 （４） 特許請求の範囲第１項記載の記憶ユニットにお
いて、前記制御信号がデータ信号を転送しようとしてい
る前記アドレス指定可能記憶番地のサブロケーションの
数を示すデータ・り、イブ信号を包含し、前記ローテー
ション手段が。 Ａ、前記相互接続手段に接続してあって前記データ・タ
イプ信号および前記アドレス信号を受ケ、ローテーショ
ンの州を示すローテーション制御信号を発生するローテ
ーション制御手段と、 Ｂ、前記相ｌＩ：接続ｆ段、前記循環データ信号記憶手
段および前記ローテーション制御手段に接続してあって
前記ローテーション制御手段からのローテーション制御
信号に応答して前記相互接続１段から受取ったデータ信
号を循環させ２、この循環させられたデータ信号を前記
循環データ信号記憶手段に格納するように伝送する第１
−ｊ段と、 Ｃ１前記転送データ信号記憶手段、前記相互接続手段お
よび前記ローテーション制御手段に接続してあって前記
ローテーション制御手段からのローテーション制御信号
に応答して前記転送データ信号記憶手段から受取ったデ
ータ信号を循環させ、この循環させられた。データ信号
を前記相７ｒ接続手段に伝送する第２手段と、Ｄ、前記
転送データ信号記憶手段、前記循環データ信号記憶手段
および前記ローテーション制御手段に接続してあって前
記ローテーション制御手段からのローテーション制御信
号に応答して前記転送データ信号記憶手段から受取った
データ信号を循環させ、この循環させられたデータ信号
を前記転送データ信号記憶手段に格納するように伝送す
る第３手段と を包含することを特徴とする記憶ユニット。 ５ 特許請求の範囲第４項記載の記憶ユニットにおいて
、 Ａ、前記循環データ信号記憶手段が、さらに、前記ロー
テーク５ン制御手段からのローテーション制御信号に応
答して前記′ｆｆＪ環データデー記憶手段内に格納され
た、アドレス信号によ、）で識別されるサブロケーショ
ンの内容を示すデータ信号の選定部分を転送する手段を
包含し、 Ｂ、前記第２データ循環手段が、さらに、前記ローテー
ション制御手段からのローテーション・制御信号に応答
して前記転送データ信号記憶手段に格納された、アドレ
ス信号によって識別されるサブロケーションの内容を示
すデータ信号の内容の選定部分を転送する手段を包含す
る ことを特徴とする記憶ユニット。 （６） 中央処理ユニットを包含するデータ処理システ
ムおよびアドレス、制御信号ならびにデータ信号を転送
する手段を包含する相互接続手段に接続した記憶ユニッ
トであって、各々が複数の識別可能なサブロケーション
を包含する複数のアドレス指定可能な記憶番地と、成る
選定したアトし・ス指定可能記憶番地からまたはそこに
データを転送する手段とを包含する記憶ユニットにおい
て、 Ａ、前記データ転送手段に接続してあって成るアドレス
指定可能記憶番地から転送されてきた。あるいはそこに
転送されることになっているデータ信号を格納するよう
になっている転送デー・夕侶号記憶ｆ段であって、複数
の個々に作動できる記憶サブロケーションを有する記憶
番地を包含する転送データ信号記憶手段と、Ｂ、前記相
互接続手段に接続してあってアドレス、制街信吋に応答
してデータ信号−を循環させるローチー９１２フ１１段
と、 Ｃ９このローテーション手段および前記転送データ信号
記憶手段に接続してあって前記循環させられたデータ信
号を記憶する′ｆＪ環データ信号記憶手段と、 Ｄ、前記相互接続手段、前記循環データイΔ号記憶丁段
およびボＩ記転送データ信号記憶手段に接続してあって
前記循環データ信号記憶手段からのデータ信号を前記転
送データ信号記憶手段に転送し、ｌ′ｉ１ｊ記転送デー
タ信デー憶手段の記憶サブロケーションを選択的に作動
させるように成る信号を伝送する制御手段と を包合することを特徴とする記憶ユニット。 （７） 特許請求の範囲第６項記載の記憶ユニットにお
いて、前記転送データ信号記憶手段が さらに、データ
信号を格納する入力ランチ手段とこの人カラ・ソチ手段
に接続したエラー検出・訂正論理回路とを包含し、この
論理回路が前記入力ラッチ手段に格納されたデータ信号
を受取って復号し、これらのデータ信号がエラーを含ん
でいるかどうかを決定し、エラーを検出したときにはそ
れを訂正する第１手段と、エラーの検出１．−訂正に用
いるコード信号を発生する第２手段とを包含することを
特徴とする記憶ユニット。 （８） 特許請求の範囲第６項記載の記憶ユニットにお
いて、前記制御信号がデータ信号を転送しようとしてい
る前記アドレス指定可能な記憶番地のサブロケーション
の数を示すデータ・タイプ信号を包含し、前記ローテー
ション手段が、Ａ、前記相ず接続手段に接続してあって
前記データ・タイプ信号および前記アドレス信号を受取
ってローテーションの酸を示すローテーション制御信号
を発生するローテーション制御手段と。 Ｂ、前記相互接続手段および前記循環データ信号記憶手
段に接続してあって前記ローテーション制御手段からの
ローテーション制御信号に応答して前記相互接続手段か
ら受取ったデータ信号を循環させ、これら循環させられ
たデータ信号な前記循環データ信号記憶手段に格納する
ように伝送する手段と を包含することを特徴とする記憶ユニ・ント。 （９） 中央処理ユニｙ）を包含するデータ処理システ
ムおよびアドレス信号、制御信号ならびにデータ信号を
転送する１段を包含する相互接続ｒ段に接続した記憶ユ
ニフトであって、各々が複数の識別可能なサブロケーシ
ョンを包含する複数のアドレス指定［」■能な記憶番地
と、成る選定したアドレス指定可能な記憶番地からある
いはそこにデータを転送する１段とを包含する記憶ユニ
・ントにおいて、 Ａ、前記データ転送手段に接続してあって成るアドレス
指定ｔｔｒ能記憶番地から転送されてきた、あるいはそ
こに転送しようとしているデータ信号を記憶する転送デ
ータ信号記憶手段と、 Ｂ、この転送データ信号記憶手段および前記システム相
手接続手段に接続してあって前記データ信号ｔｖ３環さ
せ、ローテーション制御手段に応答して＋ｉｉｊ記シス
ナシステム相互接続手段させられたデータ信号を転送す
るローテーション手段と、 Ｃ９前記システム相互接続手段、前記転送データ信号記
憶手段および前記データ信号循環手段に接続してあって
前記システム相互接続手段からのアドレス、制御信号に
応答してローテーション制御信号を発生する制御手段と
を包含することを特徴とする記憶ユニ・ント。 （１０）特許請求の範囲第９項記載の記憶ユニフトにお
いて、前記転送データ信号記憶手段が、さらに、データ
信号を記憶するランチ手段と、このラッチ１段に接続し
たエラー検出嗜訂正論理回路とを包含し、この論理回路
が前記ラッチ手段に格納されているデータ信号を受取っ
てそれらを復号し、これらのデータ信号がエラーを含ん
でいるかどうかを決定し、エラーが検出されたときには
それを訂正する第１手段と、エラーの検出、訂正に用い
るコード信号を発生する第２手段とを包含することを特
徴とする記憶ユニフト。 （１１）中央処理ユニアトを包含するデータ処理システ
ムと、アドレス信号、制御信号およびデータ信号を転送
するｆ段を包含する相互接続手段とに接続した記憶ユニ
ットであって、各々が複数の識別可能なサブロケーショ
ンを包含する度数のアドレス指定可能な記憶番地と、成
る選定したアドレス指定可能記憶番地からまたはそこに
データを転送する手段とを包含する記憶ユニットにおい
て。 Ａ、前記データ転送手段に接続してあって成るアトＬ・
ス指定呵能記憶番地から転送されてきた。またはそこに
転送されることになっているデータ信号奢記憶する転送
データ信号記憶手段と、 Ｂ、この転送データ信号記憶手段に接続してあってこれ
からの前記データ信号をローテーション制御信号に応答
して循環させる第１０−テーシヨン丁段と、 Ｃ０この第１０−テーシヨン手段に接続してあってそこ
からの循環データ信号を記憶する循環データ信号記憶手
段と り、前記転送データ信号記憶手段に接続してあってそこ
から受けた前記データ信号をローテーション制御信号に
応答して循環させる第２０−テーシヨン手段と、 Ｅ、前記システム相互接続手段、前記循環データ信号記
憶手段および前記第２０−テーシヨン手段に接続してあ
ってローテーション制御信号に応答して前記循環データ
信号記憶手段および前記第２０−テーシヨン手段から前
記システム相互接続手段にｉポデータイｈ号を転送する
ゲーティング手段と、 Ｆ、前記システム相互接続手段、前記第１０−テーシ目
ンｆ段、前記第２０−テーシヨンｆ段および前記ゲーテ
ィング手段に接続してあって前記システム相互接続手段
からのアドレス、制御信号に応答してローテーション制
御信号を伝送する制御手段と を包含することを特徴とする記憶ユニット。 （１２、特許請求の範囲第１１項記載の記憶ユニアトに
おいて、前記転送データ信号記憶手段が個々に作動でき
る記憶サブロケーションを有する記憶番地を包含°し、
前記制御手段が各サブロケーションを作動させてそこに
データ信号を記憶させる制御信号を伝送する手段を包含
することを特徴とする記憶ユニ・アト。 （１３）特許請求の範囲第１２項記載の記憶ユニアトに
おいて、前記転送データ信号記憶手段か、さらに、デー
タ信号を記憶する入力ラッチ手段と、この入力ラッチｆ
段に接続したエラー検出・訂正論理回路とを包含し、こ
の論理回路が前記人力ラッチ手段に格納されたデータ信
号を受取ってそれを復号し、データ信号がエラーを含ん
でいるかどうかを決定し、エラーを検出したときはそれ
を訂正する第１手段を包含し、前記エラー検出・訂正論
理回路が、さらに、エラーの検出、訂正に用いるつもり
のコード信号を発生する第２手段を包含することを特徴
とする記憶ユニット。 （１４）特許請求の範囲第１１項記載の記憶ユニットに
おいて、前記制御信号がデータ信号を転送１７ようとし
ている前記アドレス指定可能記憶番地のサブロケーショ
ンの数を示すデータ・タイプ信号を包含し、前記制御手
段が前記相互接続手段に接続してあって前記データ・タ
イプ信号および前記アドレス信号を受取ってローテーシ
ョ／の量を示すローテーション制御信号を発生する手段
を包含することを特徴とする記憶ユニット。 （１５）ローテーション制御信号に応答してデータ処理
システム内において第１ユニツトと第２ユニツトの間で
被転送データを循環させるユニットであって。 Ａ、前記第１ユニツトに接続してあってローテーション
制御信号に応答して前記データ信号を前記第１ユニツト
から循環させる第１０−テーシヨン手段と。 Ｂ、前記第ユニットに接続してあって前記第１０−テー
シヨン手段から循環させられてきたデータ信号を記憶す
る循環データ信号記憶手段と、 Ｃ１前記第１ユニツトに接続してあってローチージョン
制御信号に応答して前記データ信号を前記第１ユニツト
から循環させる第２０−テーシヨン手段と。 Ｄ、前記第２ユニツト、前記循環データ信号記憶手段お
よび延期第２０−テーシヨン手段に接続してあって前記
循環データ信号記憶手段および前記第２０−テーシヨン
手段から前記第２ユニントに選定データ信号をローテー
ション制御信号に応答して転送するゲーティング手段と を包含することを特徴とする記憶ユニット。 （１６）特許請求の範囲第１５項記載の記憶ユニットに
おいて、さらに、前記第２ユニツトおよび前記循環デー
タ信号記憶手段に接続してあって前記第２ユニツトから
データ信号を受取ってそれを循環させ、前記循環データ
信号記憶手段に格納するように転送する第３のローテー
ション手段を包含することを特徴とする記憶ユニット。
Applications Claiming Priority (2)
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|---|---|---|---|
| US370572 | 1982-04-21 | ||
| US06/370,572 US4500958A (en) | 1982-04-21 | 1982-04-21 | Memory controller with data rotation arrangement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916063A true JPS5916063A (ja) | 1984-01-27 |
Family
ID=23460240
Family Applications (2)
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|---|---|---|---|
| JP58070856A Pending JPS5916063A (ja) | 1982-04-21 | 1983-05-11 | デ−タ・ロ−テ−シヨン装置を有する記憶装置制御器 |
| JP1990055874U Pending JPH02143645U (ja) | 1982-04-21 | 1990-05-28 |
Family Applications After (1)
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|---|---|---|---|
| JP1990055874U Pending JPH02143645U (ja) | 1982-04-21 | 1990-05-28 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4500958A (ja) |
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| CA (1) | CA1190325A (ja) |
| DE (1) | DE3381621D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179966A (ja) * | 1985-02-04 | 1986-08-12 | 渡辺解体興業株式会社 | 高層コンクリ−ト構造体の破壊方法 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223250A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 情報伝送装置 |
| JPS617967A (ja) * | 1984-06-15 | 1986-01-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｉ／ｏコントロ−ラ |
| WO1986000433A1 (en) * | 1984-06-27 | 1986-01-16 | Motorola, Inc. | Method and apparatus for a bit field instruction |
| DE3508048A1 (de) * | 1985-03-07 | 1986-09-11 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schnittstelleneinrichtung |
| US4821179A (en) * | 1985-08-08 | 1989-04-11 | American Telephone And Telegraph Company | Communication system configuration detection apparatus and method |
| JPS62103893A (ja) | 1985-10-30 | 1987-05-14 | Toshiba Corp | 半導体メモリ及び半導体メモリシステム |
| US4851991A (en) * | 1987-02-24 | 1989-07-25 | Digital Equipment Corporation | Central processor unit for digital data processing system including write buffer management mechanism |
| JPS6428752A (en) * | 1987-07-24 | 1989-01-31 | Toshiba Corp | Data processor |
| US5513332A (en) * | 1988-05-31 | 1996-04-30 | Extended Systems, Inc. | Database management coprocessor for on-the-fly providing data from disk media to all without first storing data in memory therebetween |
| GB8828817D0 (en) * | 1988-12-09 | 1989-01-18 | Int Computers Ltd | Data processing apparatus |
| US5222224A (en) * | 1989-02-03 | 1993-06-22 | Digital Equipment Corporation | Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system |
| US5175837A (en) * | 1989-02-03 | 1992-12-29 | Digital Equipment Corporation | Synchronizing and processing of memory access operations in multiprocessor systems using a directory of lock bits |
| US5146564A (en) * | 1989-02-03 | 1992-09-08 | Digital Equipment Corporation | Interface between a system control unit and a service processing unit of a digital computer |
| US4995041A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Write back buffer with error correcting capabilities |
| US5019965A (en) * | 1989-02-03 | 1991-05-28 | Digital Equipment Corporation | Method and apparatus for increasing the data storage rate of a computer system having a predefined data path width |
| US4982402A (en) * | 1989-02-03 | 1991-01-01 | Digital Equipment Corporation | Method and apparatus for detecting and correcting errors in a pipelined computer system |
| US5043874A (en) * | 1989-02-03 | 1991-08-27 | Digital Equipment Corporation | Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory |
| US4965793A (en) * | 1989-02-03 | 1990-10-23 | Digital Equipment Corporation | Method and apparatus for interfacing a system control unit for a multi-processor |
| US5222223A (en) * | 1989-02-03 | 1993-06-22 | Digital Equipment Corporation | Method and apparatus for ordering and queueing multiple memory requests |
| US5113515A (en) * | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
| US5142634A (en) * | 1989-02-03 | 1992-08-25 | Digital Equipment Corporation | Branch prediction |
| JP2616182B2 (ja) * | 1990-08-29 | 1997-06-04 | 三菱電機株式会社 | データ処理装置 |
| JP2836283B2 (ja) * | 1991-04-11 | 1998-12-14 | 日本電気株式会社 | バッファ管理方式 |
| US5257391A (en) * | 1991-08-16 | 1993-10-26 | Ncr Corporation | Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals |
| US5361339A (en) * | 1992-05-04 | 1994-11-01 | Xerox Corporation | Circuit for fast page mode addressing of a RAM with multiplexed row and column address lines |
| US5752216A (en) * | 1994-07-06 | 1998-05-12 | Dimensions International, Inc. | Non-intrusive data interface system for air traffic control |
| US6263401B1 (en) * | 1997-09-30 | 2001-07-17 | Institute For The Development Of Emerging Architectures, L.L.C. | Method and apparatus for transferring data between a register stack and a memory resource |
| DE10202032A1 (de) * | 2002-01-18 | 2003-07-31 | Giesecke & Devrient Gmbh | Laden und Interpretieren von Daten |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8359187B2 (en) * | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US7609567B2 (en) * | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| DE112006004263B4 (de) | 2005-09-02 | 2015-05-13 | Google, Inc. | Speicherbaustein |
| US9632929B2 (en) * | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| EP2441007A1 (en) | 2009-06-09 | 2012-04-18 | Google, Inc. | Programming of dimm termination resistance values |
| US11132251B2 (en) * | 2012-05-31 | 2021-09-28 | Samsung Electronics Co., Ltd. | Enhanced checksum system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS54122039A (en) * | 1978-03-15 | 1979-09-21 | Toshiba Corp | Electronic computer |
| JPS55101182A (en) * | 1979-01-26 | 1980-08-01 | Ibm | Channel versus memory write unit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440615A (en) * | 1966-08-22 | 1969-04-22 | Ibm | Overlapping boundary storage |
| GB1218656A (en) * | 1968-03-27 | 1971-01-06 | Int Computers Ltd | Improvements in or relating to computer system |
| GB1197418A (en) * | 1969-02-05 | 1970-07-01 | Ibm | Data Storage Apparatus |
| JPS4998537A (ja) * | 1973-01-22 | 1974-09-18 | ||
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
| GB1478513A (en) * | 1974-07-01 | 1977-07-06 | Philips Electronic Associated | Memory system |
| US4234918A (en) * | 1977-05-31 | 1980-11-18 | Burroughs Corporation | Time-shared, multi-phase memory system with error checking and data correcting |
| GB2021823B (en) * | 1978-05-30 | 1983-04-27 | Intel Corp | Data transfer system |
| US4296467A (en) * | 1978-07-03 | 1981-10-20 | Honeywell Information Systems Inc. | Rotating chip selection technique and apparatus |
| JPS55118170A (en) * | 1979-03-06 | 1980-09-10 | Mitsubishi Electric Corp | Memory access device |
| JPS5755464A (en) * | 1980-09-22 | 1982-04-02 | Hitachi Ltd | Storage control device |
-
1982
- 1982-04-21 US US06/370,572 patent/US4500958A/en not_active Expired - Lifetime
-
1983
- 1983-04-13 AU AU13501/83A patent/AU565868B2/en not_active Ceased
- 1983-04-20 EP EP83302250A patent/EP0099620B1/en not_active Expired - Lifetime
- 1983-04-20 CA CA000426297A patent/CA1190325A/en not_active Expired
- 1983-04-20 DE DE8383302250T patent/DE3381621D1/de not_active Expired - Fee Related
- 1983-05-11 JP JP58070856A patent/JPS5916063A/ja active Pending
-
1990
- 1990-05-28 JP JP1990055874U patent/JPH02143645U/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS54122039A (en) * | 1978-03-15 | 1979-09-21 | Toshiba Corp | Electronic computer |
| JPS55101182A (en) * | 1979-01-26 | 1980-08-01 | Ibm | Channel versus memory write unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179966A (ja) * | 1985-02-04 | 1986-08-12 | 渡辺解体興業株式会社 | 高層コンクリ−ト構造体の破壊方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1190325A (en) | 1985-07-09 |
| US4500958A (en) | 1985-02-19 |
| JPH02143645U (ja) | 1990-12-05 |
| EP0099620A2 (en) | 1984-02-01 |
| AU1350183A (en) | 1983-10-27 |
| AU565868B2 (en) | 1987-10-01 |
| EP0099620B1 (en) | 1990-05-30 |
| EP0099620A3 (en) | 1986-01-22 |
| DE3381621D1 (de) | 1990-07-05 |
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