JPH02143754A - 広帯域ディジタル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域Ｉ　Ｓ　Ｄ　Ｎ　（Ｉｎｔｅｇｒａｔｅ
ｄ　ＳｅｒｖｉｃｅｓＤｉｇｔａｌ　Ｎｅｔｗｏｒｋ　
）等に適用される広帯域ディジタル交換装置に関するも
のである、 〔従来の技術〕 この種の広帯域ディジタル交換装置としては、「日経エ
レクトロニクスＪ　１９８８．１．１１（Ｎα４３８）
のＰ、１２８〜１３７に記載された交換装置が知られて
いる。この広帯域ディジタル交換装置では、スイッチ素
子網としてバンヤン網やバッチャ・バンヤン網が用いら
れる。

〔発明が解決しようとする課題〕

しかしながら、バンヤン網を用いると網内でセルの衝突
が生じ、セル（ｔｉ’ｆ報）廃棄率が高くなってしまう
問題点が生じる。一方、バッチャφバンヤン網では衝突
確率は低下するものの、網の構成にはバッチャスイッチ
網だけで２ＮＸＮＸ　（Ｎ＋１）７２個の２Ｘ２型のス
イッチ素子が必要となり（Ｎは入力チャネル数）、ハー
ドウェア量が増大するという問題点が生じた。

そこで本発明では、網内のハードウェア量を減少させる
とともに、情報の廃棄率を低下させて適切な情報伝送を
可能とする広帯域ディジタル交換装置を提供することを
目的とする。

〔課題を解決するための手段〕

本発明に係る広帯域ディタル交換装置は、複数の入力チ
ャネル及び出力チャネルと、これら入力チャネルと出力
チャネルとの間を適宜切換接続する複数段の第１のスイ
ッチ素子とを有し、入力チャネルに到来する宛先データ
が付加されセル化された情報を、宛先データに基づき複
数段の第１のスイッチ素子の切換えを行って対応する出
力チャネルへ送出する広帯域ディジタル交換装置であっ
て、入力チャネル毎の前段に設けられるバッファメモリ
と、複数の第１のスイッチ素子毎に設けられ到来する情
報の宛先データに基づき衝突検知を行い衝突が生じた場
合に衝突検知信号を衝突により負けた方にだけ出力する
検知信号出力部と、この検知信号出力部から出力される
衝突検知信号（再送要求信号）に基づきバッファメモリ
に格納された情報の送出制御を行うバッファ制御部と、
複数段の第１のスイッチ素子に対応して二重化して設け
られ、第１のスイッチ素子と同様に入力チャネルと出力
チャネルとの間を切換接続して検知信号出力部から出力
された衝突検知信号の経路を形成する第２のスイッチ素
子群とを備えたことを特徴とする。

〔作用〕

本発明に係る広帯域ディジタル交換装置は、以上の通り
に構成されるので、スイッチ素子で情報の衝突が生じた
場合には、衝突検出信号が衝突に係る情報が到来した経
路と同じ二重化された経路を通ってバッファ制御部へ送
られることになり、バッファ制御部ではどの入力チャネ
ルの情報が廃棄されるかを検出してバッファメモリに格
納されている廃棄に係る情報を再送する等、適確な対応
をとることが可能となる。

〔実施例〕

以下、添付図面の第１図の乃至第３図を参照し、本発明
の一実施例を説明する。なお、図面の説明において同一
要素には同一の符号を付し、重複する説明を省略する。

第１図は本発明の一実施例に係る広帯域ディジタル交換
装置を示し、１はスイッチ素子網、２はバッファメモリ
、３はバッファ制御部をそれぞれ示している。入力チャ
ネル（＃ｏ〜＃３）に到来した情報は、入力チャネル毎
に設けられたバッフアメモリ２ヘバツフ７制御部３によ
り格納される。

また、バッファ制御部３はスイッチ素子網１の各スイッ
チブロック４〜４４から与えられる衝突■ 検知信号Ｔ（スイッチブロック４２によるものを例とし
て示す）に基づき、バッファメモリ２内に格納されてい
る情報の送出制御を行う。

第２図には到来する情報のデータフォーマットが示され
ている。情報の先頭部分にはヘッダと称される宛先デー
タや誤り検出用データ等からなる２バイト程度のデータ
が付加され、次に数十バイトの音声や画像等の符号デー
タが挿入されてセル化される。このセルは固定長であっ
て、上記のようなデータフォーマットへの構成は、端末
と伝送路との間に設けられるアダプタから送出される加
入者の宛先等を含んだデータに基づき、広帯域ディジタ
ル交換装置のより上位のレイヤによって実現される。ま
た、ヘッダの宛先データは２進法で表現され、その先頭
ビットが第１番目のスイッチ−素子における進行方向を
、第２ビツト目が第２番目のスイッチ素子における進行
方向を、・・・というように構成されている。

このようなセル構成の情報が入力チャネルに到来すると
、この情報をバッファ制御部３は伝送路の情報から抽出
したクロックに基づいてバッファメモリ２へ格納する。

バッファメモリ２は各入力チャネル（＃０〜＃３）対応
のシフトレジスタ群であって、上記クロックでデータ入
力及びシフトが行われる。また各チャネル対応のシフト
レジスタ２〜２　はセル長の所定倍のデータを格納すｎ る数段（容量）を有し、各セル長毎のいずれの出力部（
段）からもデータを送出可能となっている（第３図参照
）。

第４図にはスイッチブロック４の構成が示されている。

このスイッチブロック４には情報の通過を制御する第１
のスイッチ素子４１と、より下流（情報が流れてゆく側
を下流゛とする。）からの衝突検知信号の経路となる第
２のスイッチ素子４２と、スイッチ素子４１．４２の切
換と衝突検知信号の出力を行うコントローラ４３と、コ
ントローラ４３とともに検知信号出力部を構成するシフ
トレジスタ４４．４５と、コントローラ４３から出力さ
れた衝突検知信号とスイッチ素子４２を介して送られて
くる衝突検知信号との論理和を作るオアゲート４６．４
７とを有する。

第１．第２のスイッチ素子４１．４２はコントローラ４
３から出力されるスイッチ制御信号Ｓにより、同様に切
換えられる。これにより、情報がいくつかのスイッチブ
ロック４を介しであるスイッチブロック４１へ到るとす
ると、衝突検知信号はこのあるスイッチブロック４Ｉか
ら上記情報が通ったのと同じスイッチブロック４の第２
のスイッチ素子４２を介して、上記情報が入力されたの
と同じ入力チャネルまで戻り得るように経路が形成され
ることになる。コントローラ４３はセル送出タイミング
信号Ｐ及びビットクロックＣＬＫ（これらは図示せぬク
ロック発生回路で発生される。）に基づき、２つの入力
チャネル側から到来するセルの先頭を検出し、これから
所定ビット目の宛先データ（当該スイッチ素子４１．４
２で宛先切換えに用いるビット）をシフトレジスタ４４
゜４５から取込み、スイッチ素子４１．４２を切換えて
、情報をスイッチ素子４１から送出する。そして、当該
宛先データがスイッチ素子４１の同じ出力端子を示す場
合には、例えば斜めに進行する情報を優先させて通過さ
せるように制御するとともに、優先させない側のセルが
廃棄されたことを示す衝突検知信号（ＴＡ又はＴＢで、
入力Ａが廃棄のときＴＡ、入力Ｂが廃棄のときＴＢとす
る。）を出力する。これにより、衝突検知信号は廃棄さ
れた入力チャネルへ戻され、バッファ制御部３へ与えら
える。優先する側のセルはシフトレジスタ４４（又は４
５）からそのまま送出されるが、優先されない側のセル
はシフトレジスタ４４（又は４５）をシフトするときに
ヌルデータ（無用情報を示す識別データをもつ情報）に
変えられ、スイッチ素子４１では宛先と異なる側の出力
端子へ送出される。

このようにして、情報が送出された経路と等しい経路を
戻されてきた衝突検知信号を受取ったバッファ制御部３
は、対応するバッファメモリ２のセルを次のセル送出タ
イミングで再送し、衝突検知信号が与えられなくなるま
でこの動作を続ける（もっとも、再送を繰返すうちにオ
ーバーフローとなり、セル廃棄が起こることもある）。

これにより、情報の廃棄率が低下するのである。また、
衝突検知信号が到来しなくなると、新たなセルの送出を
行う。つまり、バッファ使用状況信号により、前回に送
った情報（セル）が格納されている段の前段のシフトレ
ジスタ２．から情報（セル）の読出しを行って送出する
（第３図）。

本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。

例えば、スイッチ素子網はスイッチブロックを第１図に
示すように４個含むようにしたものに限らず、システム
毎に変更することができる。また、パフアメモリはシフ
トレジスタに限られず、ＲＡＭ等のＩＣメモリを用いて
もよい。

〔発明の効果〕

以上、詳細に説明した通り本発明によれば、バッファメ
モリを入力チャネル側に設けることで廃棄率を低下させ
る方式を採り、しかも、スイッチ素子を二重化する程度
であるからバッチャ・パンチャン網に比べてハードウェ
ア量が増大しない。

しかも、スイッチ素子で情報の衝突が生じると、この情
報が到来した経路と同様の経路を介して上記情報の入力
チャネルからバッファ制御部へ衝突検知信号が送られる
から、バッファ制御部にはどの入力チャネルから送った
情報が衝突したか明らかになり、再送等の必要な情報の
送出制御を的確に行うことができる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例に係る広帯域ディジタル交
換装置の構成図、第２図は、本発明の一実施例で用いら
れる情報のデータフォーマットを示す図、第３図および
第４図は、第１図に示した実施例の要部の構成図である
。 １・・・スイッチ素子網、２・・・バッファメモリ、２
１〜２ｎ・・・シフトレジスタ、３・・・バッファ制御
部、４，４．〜４４・・・スイッチブロック、４１・・
・第１のスイッチ素子、４２・・・第２のスイッチ素子
、４３・・・コントローラ、４４．４５・・・シフトレ
ジスタ、４６．４７・・・オアゲート。 特許出願人　　住友電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 複数の入力チャネル及び出力チャネルと、これら入力チ
   ャネルと出力チャネルとの間を適宜切換接続する複数段
   の第１のスイッチ素子とを有し、入力チャネルに到来す
   る宛先データが付加されセル化された情報を、前記宛先
   データに基づき前記複数段の第１のスイッチ素子の切換
   えを行って対応する出力チャネルへ送出する広帯域ディ
   タル交換装置であって、 前記入力チャネル毎の前段に設けられるバッファメモリ
   と、 前記複数段の第１のスイッチ素子毎に設けられ到来する
   情報の宛先データに基づき衝突検知を行い衝突が生じた
   場合に衝突検知信号を衝突により負けた方にだけ出力す
   る検知信号出力部と、この検知信号出力部から出力され
   る衝突検知信号に基づき前記バッファメモリに格納され
   た情報の送出制御を行うバッファ制御部と、 前記複数段の第１のスイッチ素子に対応して二重化して
   設けられ、前記第１のスイッチ素子と同様に前記入力チ
   ャネルと前記出力チャネルとの間を切換接続して前記検
   知信号出力部から出力された衝突検知信号の経路を形成
   する第２のスイッチ素子とを備えたことを特徴とする広
   帯域ディジタル交換装置。