JPH02144733A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH02144733A JPH02144733A JP63299948A JP29994888A JPH02144733A JP H02144733 A JPH02144733 A JP H02144733A JP 63299948 A JP63299948 A JP 63299948A JP 29994888 A JP29994888 A JP 29994888A JP H02144733 A JPH02144733 A JP H02144733A
- Authority
- JP
- Japan
- Prior art keywords
- address
- target
- space
- latch
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、インサーキットエミュレータに関し、詳しく
はインサーキットエミュレータ側とターゲット側とのメ
モリ空間を切り換える制御方式の改善に間する。
はインサーキットエミュレータ側とターゲット側とのメ
モリ空間を切り換える制御方式の改善に間する。
〈従来の技術〉
従来よりターゲットマイクロプロセッサの動作をトレー
スしその動作を解析することのできるインサーキットエ
ミュレータがある。このようなインサーキットエミュレ
ータでは、ターゲット走行メモリ空間からインサーキッ
トエミュレータ用制御プログラム（以下これをモニタプ
ログラムという）走行空間へ、またはその逆への切換え
を必要とすることがある。
スしその動作を解析することのできるインサーキットエ
ミュレータがある。このようなインサーキットエミュレ
ータでは、ターゲット走行メモリ空間からインサーキッ
トエミュレータ用制御プログラム（以下これをモニタプ
ログラムという）走行空間へ、またはその逆への切換え
を必要とすることがある。
〈発明が解決しようとする課趙〉
インサーキットエミュレータでは各種のターゲットマイ
クロプロセッサを対象にするが、各ターゲットマイクロ
プロセッサごとにその命令の実行シーケンスがそれぞれ
異なる。そのため走行メモリ空間の切換えのタイミング
制御がそれぞれ異なり、これがインサーキットエミュレ
ータ開発上での負担となっているという問題があった。
クロプロセッサを対象にするが、各ターゲットマイクロ
プロセッサごとにその命令の実行シーケンスがそれぞれ
異なる。そのため走行メモリ空間の切換えのタイミング
制御がそれぞれ異なり、これがインサーキットエミュレ
ータ開発上での負担となっているという問題があった。
例えば、対象のターゲットマイクロプロセッサをインテ
ル社製の１６ビツトＣＰＵとした場合、インサーキット
エミュレータ側からｉｆｆ先のハードウェア割り込み、
またはソフトウェア割り込みＩＮＴ＃３をターゲットマ
イクロプロセッサに与え、そのアクノリッジとしてター
ゲットマイクロ１０セツサから発生するベクタサイクル
のアドレスを検知し、更にこのサイクルを基準に発生す
るパスサイクルシーケンスに同期してデータバスとアド
レスバスのマルチプレクスその他のシーケンシャル制御
を行なうようになっている。このとき検知するアドレス
は、ハードウェア割り込みの場合は８番地であり、ソフ
トウェア割り込みの場合はＣ（１６進数表記）番地であ
る。
ル社製の１６ビツトＣＰＵとした場合、インサーキット
エミュレータ側からｉｆｆ先のハードウェア割り込み、
またはソフトウェア割り込みＩＮＴ＃３をターゲットマ
イクロプロセッサに与え、そのアクノリッジとしてター
ゲットマイクロ１０セツサから発生するベクタサイクル
のアドレスを検知し、更にこのサイクルを基準に発生す
るパスサイクルシーケンスに同期してデータバスとアド
レスバスのマルチプレクスその他のシーケンシャル制御
を行なうようになっている。このとき検知するアドレス
は、ハードウェア割り込みの場合は８番地であり、ソフ
トウェア割り込みの場合はＣ（１６進数表記）番地であ
る。
モトローラ社製の１６ビツトＣＰＵでは、これらの検知
アドレスが７Ｃ番地、８００番地ある。
アドレスが７Ｃ番地、８００番地ある。
このようにターゲットマイクロプロセッサごとに検知ア
ドレスが異なっている。
ドレスが異なっている。
他方、モニタプログラム空間からターゲット空間へ移行
する切換えも同様であって、ターゲットマイクロプロセ
ッサごとに命令の実行シーケンスの違いにより切換えタ
イミング制御が異なる。
する切換えも同様であって、ターゲットマイクロプロセ
ッサごとに命令の実行シーケンスの違いにより切換えタ
イミング制御が異なる。
本発明の目的は、このような点に鑑みてなされたもので
、各種のターゲットマイクロプロセッサの割り込みシー
ケンス、割り込みからの復帰シーケンスにおいて、ター
ゲットとモニタプログラムのメモリ空間をプログラマブ
ルに切換えることのできるインサーキットエミュレータ
を提供することにある。
、各種のターゲットマイクロプロセッサの割り込みシー
ケンス、割り込みからの復帰シーケンスにおいて、ター
ゲットとモニタプログラムのメモリ空間をプログラマブ
ルに切換えることのできるインサーキットエミュレータ
を提供することにある。
〈課頭を解決するための手段〉
このような目的を達成するための本発明は、インサーキ
ットエミュレータ側から与えられる比較アドレスが設定
かれるラッチと、 ターゲットマイクロプロセッサからのアドレスと前記ラ
ッチの比較アドレスとを比較するアドレスコンパレータ
と、 前記ターゲットマイクロプロセッサのバスサイクルに同
期して前記アドレスコンパレータからの比較結果に基づ
きセットあるいはリセットされ、メモリ空間を制御する
ために必要な信号を発生するフリップフロップ を具備したことを特徴とする。
ットエミュレータ側から与えられる比較アドレスが設定
かれるラッチと、 ターゲットマイクロプロセッサからのアドレスと前記ラ
ッチの比較アドレスとを比較するアドレスコンパレータ
と、 前記ターゲットマイクロプロセッサのバスサイクルに同
期して前記アドレスコンパレータからの比較結果に基づ
きセットあるいはリセットされ、メモリ空間を制御する
ために必要な信号を発生するフリップフロップ を具備したことを特徴とする。
く作用〉
本発明では、ラッチに予め割り込みアクノリッジアドレ
ス（検知アドレス）を設定しておき、アドレスコンパレ
ータによりターゲットマイクロプロセッサが出力するア
ドレスと比較し、検知アドレスと一致したときにメモリ
空間を制御するために必要な信号ＭＯＮをフリップフロ
ップより出力する。
ス（検知アドレス）を設定しておき、アドレスコンパレ
ータによりターゲットマイクロプロセッサが出力するア
ドレスと比較し、検知アドレスと一致したときにメモリ
空間を制御するために必要な信号ＭＯＮをフリップフロ
ップより出力する。
なお、予め設定される検知アドレスはプログラマブルで
ある。
ある。
〈実施例〉
以下図面を参照して本発明の詳細な説明する。
第１図は本発明に係るインサーキットエミュレータの一
実施例を示す要部構成図である０図において、１０はタ
ーゲットマイクロプロセッサ、２０はメモリ空間制御回
路、３０はインサーキットエミュレータのコントロール
マイクロプロセッサである。
実施例を示す要部構成図である０図において、１０はタ
ーゲットマイクロプロセッサ、２０はメモリ空間制御回
路、３０はインサーキットエミュレータのコントロール
マイクロプロセッサである。
メモリ空間制御回路２０において、２１はアドレスコン
パレータ、２２はラッチ、２３はフリップフロップであ
る。
パレータ、２２はラッチ、２３はフリップフロップであ
る。
ラッチ２２は、対応するターゲットマイクロプロセッサ
が発生する、アドレス検知されるべき番地が設定される
ラッチで、その値（番地）はコントロールマイクロプロ
セッサ３０から与えられ、書き込みパルスＷＲにより書
き込まれる。
が発生する、アドレス検知されるべき番地が設定される
ラッチで、その値（番地）はコントロールマイクロプロ
セッサ３０から与えられ、書き込みパルスＷＲにより書
き込まれる。
アドレスコンパレータ２１は、アドレスバス１１を介し
てターゲットマイクロプロセッサ１０から入力されるア
ドレスＡと、ランチ２２から与えられるアドレスＢとを
比較し、その結果（一致したときは信号ＥＱかＨＩＧＨ
になる）がフリップフロップ２３に入力される。
てターゲットマイクロプロセッサ１０から入力されるア
ドレスＡと、ランチ２２から与えられるアドレスＢとを
比較し、その結果（一致したときは信号ＥＱかＨＩＧＨ
になる）がフリップフロップ２３に入力される。
フリップフロップ２３は、ターゲットマイクロプロセッ
サ１０から出力されるストローブ信号ＳＴＢにより比軸
結果をラッチし、ターゲット走行空間とモニタ空間との
切換え制御を行なうために必要な信号Ｍ ＯＮとして出
力する。この信号ＭＯＮは、具体的にはターゲットマイ
クロプロセッサに接続されるデータバスバッファ（図示
せず）の制御に用いられる。
サ１０から出力されるストローブ信号ＳＴＢにより比軸
結果をラッチし、ターゲット走行空間とモニタ空間との
切換え制御を行なうために必要な信号Ｍ ＯＮとして出
力する。この信号ＭＯＮは、具体的にはターゲットマイ
クロプロセッサに接続されるデータバスバッファ（図示
せず）の制御に用いられる。
なお、アドレスバス１１はターゲットシステムのＩｌｏ
にも接続されている。
にも接続されている。
このような構成における動作を第２図を参照し、ターゲ
ット空間からモニタ空間への切換えの場合を例にとって
次に説明する。なお、モニタ空間からターゲット空間へ
の切換えの場合ら同様である。
ット空間からモニタ空間への切換えの場合を例にとって
次に説明する。なお、モニタ空間からターゲット空間へ
の切換えの場合ら同様である。
インサーキットエミュレータのコントロールマイクロプ
ロセッサ３０からターゲットマイクロプロセッサ１０に
対応した検知アドレス（割り込みアクノリッジベクタア
ドレス）をインサーキットエミュレータの初期ルーチン
でラッチ２２にセットする。すなわち、コントロールマ
イクロ１０センサ３０から第２図（ａ）に示すようにデ
ータ＃８を出力し、同図（ｂ）に示すように書き込み信
号ＷＲを発生してラッチ２２に書き込む、ラッチ２２の
出力Ｂは同図（Ｃ）のようになる。
ロセッサ３０からターゲットマイクロプロセッサ１０に
対応した検知アドレス（割り込みアクノリッジベクタア
ドレス）をインサーキットエミュレータの初期ルーチン
でラッチ２２にセットする。すなわち、コントロールマ
イクロ１０センサ３０から第２図（ａ）に示すようにデ
ータ＃８を出力し、同図（ｂ）に示すように書き込み信
号ＷＲを発生してラッチ２２に書き込む、ラッチ２２の
出力Ｂは同図（Ｃ）のようになる。
ここで、インサーキットエミュレータ側から割り込みが
発生すると（同図（ｅ） ） 、ターゲットマイクロプ
ロセッサ１０は割り込みアクノリッジアドレス（例えば
、８番地）をアドレスバス１１へ出力する。アドレスコ
ンパレータ２１はこのアドレスＡ（同図（ｄ））とラッ
チ２２の出力Ｂとを比較し、一致した場合は一致信号Ｅ
Ｑ（同図（ｆ））を出力する。フリップフロップ２３は
バスサイクルに同期したストローブ信号ＳＴＢ （同図
（ｇ））で一致信号をラッチしくフリップフロップが七
ノドされ）、同図（ｈ）に示すようにＭＯＮ信号を出力
する。
発生すると（同図（ｅ） ） 、ターゲットマイクロプ
ロセッサ１０は割り込みアクノリッジアドレス（例えば
、８番地）をアドレスバス１１へ出力する。アドレスコ
ンパレータ２１はこのアドレスＡ（同図（ｄ））とラッ
チ２２の出力Ｂとを比較し、一致した場合は一致信号Ｅ
Ｑ（同図（ｆ））を出力する。フリップフロップ２３は
バスサイクルに同期したストローブ信号ＳＴＢ （同図
（ｇ））で一致信号をラッチしくフリップフロップが七
ノドされ）、同図（ｈ）に示すようにＭＯＮ信号を出力
する。
モニタ空間からターゲット空間へ移行する時は、復帰ア
ドレス（スタックポツプサイクル）をコントロールマイ
クロプロセッサ３０からラッチ２２に設定し、上記と同
様な動作により移行のための制御信号ＭＯＮを得ること
ができる。
ドレス（スタックポツプサイクル）をコントロールマイ
クロプロセッサ３０からラッチ２２に設定し、上記と同
様な動作により移行のための制御信号ＭＯＮを得ること
ができる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、モニタ空
間への判断あるいはターゲット空間への判断が、アドレ
ス比較方式になっていて、しがもこの比較のためのアド
レスがコントロールマイクロプロセッサ側から任意に設
定できるようになっている（プログラマブルである）た
め、容易に種々のターゲットマイクロプロセッサに対応
することができ、実用に供してその効果は極めて大きい
。
間への判断あるいはターゲット空間への判断が、アドレ
ス比較方式になっていて、しがもこの比較のためのアド
レスがコントロールマイクロプロセッサ側から任意に設
定できるようになっている（プログラマブルである）た
め、容易に種々のターゲットマイクロプロセッサに対応
することができ、実用に供してその効果は極めて大きい
。
第１図は本発明に隔るインサーキットエミュレータの一
実施例を示す要部構成図、第２図は動作説明のためのタ
イムチャートである。 １０・・・ターゲットマイクロプロセッサ、２０・・・
メモリ空間制御回路、２１・・・アドレスコンパレータ
、２２・・・ラッチ、２３・・・フリップフロップ、３
０・・・コントロールマイクロプロセッサ。
実施例を示す要部構成図、第２図は動作説明のためのタ
イムチャートである。 １０・・・ターゲットマイクロプロセッサ、２０・・・
メモリ空間制御回路、２１・・・アドレスコンパレータ
、２２・・・ラッチ、２３・・・フリップフロップ、３
０・・・コントロールマイクロプロセッサ。
Claims (1)
- 【特許請求の範囲】 インサーキットエミュレータ側から与えられる比較アド
レスが設定されるラッチと、 ターゲットマイクロプロセッサからのアドレスと前記ラ
ッチの比較アドレスとを比較するアドレスコンパレータ
と、 前記ターゲットマイクロプロセッサのバスサイクルに同
期して前記アドレスコンパレータからの比較結果に基づ
きセットあるいはリセットされ、メモリ空間を制御する
ために必要な信号を発生するフリップフロップ を具備したことを特徴とするインサーキットエミュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299948A JPH02144733A (ja) | 1988-11-28 | 1988-11-28 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299948A JPH02144733A (ja) | 1988-11-28 | 1988-11-28 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144733A true JPH02144733A (ja) | 1990-06-04 |
Family
ID=17878890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299948A Pending JPH02144733A (ja) | 1988-11-28 | 1988-11-28 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144733A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329852A (ja) * | 1986-07-23 | 1988-02-08 | Rinku:Kk | マイクロコンピユ−タ応用機器の開発装置 |
-
1988
- 1988-11-28 JP JP63299948A patent/JPH02144733A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329852A (ja) * | 1986-07-23 | 1988-02-08 | Rinku:Kk | マイクロコンピユ−タ応用機器の開発装置 |
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