JPH02103643A - デバッグ用割込発生回路 - Google Patents
デバッグ用割込発生回路Info
- Publication number
- JPH02103643A JPH02103643A JP63255800A JP25580088A JPH02103643A JP H02103643 A JPH02103643 A JP H02103643A JP 63255800 A JP63255800 A JP 63255800A JP 25580088 A JP25580088 A JP 25580088A JP H02103643 A JPH02103643 A JP H02103643A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microprogram
- control
- circuit
- comparing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデバッグ用割込発生回路に関し、特に、マイク
ロプログラムの検証のために中央処理装置に設けられる
デバッグ用割込発生回路に関する。
ロプログラムの検証のために中央処理装置に設けられる
デバッグ用割込発生回路に関する。
従来、マイクロプログラムの検証方法として、このマイ
クロプログラムを実行させ、その実行中に外部から割込
信号を与えても所定の処理が間違いなく行なわれるかを
、験す方法をとっている。
クロプログラムを実行させ、その実行中に外部から割込
信号を与えても所定の処理が間違いなく行なわれるかを
、験す方法をとっている。
しかしながら、上述した従来のマイクロプログラムの検
証方法においては、割込発生をマイクロプログラムの特
定の機能実行に同期して与えることが難しく、割込発生
の種々なタイミングに対応したマイクプログラムの検証
が得られにくいという問題点を有している。
証方法においては、割込発生をマイクロプログラムの特
定の機能実行に同期して与えることが難しく、割込発生
の種々なタイミングに対応したマイクプログラムの検証
が得られにくいという問題点を有している。
本発明の目的は、マイクロプログラムの検証したい機能
ルーチンのアドレス範囲を予め指定する事により指定ア
ドレス範囲が実行された時点で割込みを発生することが
できるデバッグ用割込発生回路を提供することにある。
ルーチンのアドレス範囲を予め指定する事により指定ア
ドレス範囲が実行された時点で割込みを発生することが
できるデバッグ用割込発生回路を提供することにある。
本発明によるデバッグ用割込発生回路は、制御記憶に格
納されているマイクロプログラムによって制御される処
理装置において、 制御記憶に供給される制御記憶アドレスと比較するため
のアドレスデータを第１及び第２のアドレスデータとし
て格納する第１および第２のコンベアアドレス格納手段
と、 マイクロプログラムの実行ごとに、前記制御記憶アドレ
スと前記第１のコンベアアドレス格納手段に格納されて
いる第１のアドレスデータとを比較する第１の比較手段
と、 マイクロプログラムの実行ごとに、前記制御記憶アドレ
スと前記第２のコンベアアドレス格納手段に格納されて
いる第２のアドレスデータとを比較する第２の比較手段
と、 前記第１の比較手段の出力と前記第２の比較手段の出力
とを演算し、その演算結果を割込要求信号として発生す
る演算手段と、 前記第１および第２の比較手段と前記演算手段とを制御
するための手段とを有する。
納されているマイクロプログラムによって制御される処
理装置において、 制御記憶に供給される制御記憶アドレスと比較するため
のアドレスデータを第１及び第２のアドレスデータとし
て格納する第１および第２のコンベアアドレス格納手段
と、 マイクロプログラムの実行ごとに、前記制御記憶アドレ
スと前記第１のコンベアアドレス格納手段に格納されて
いる第１のアドレスデータとを比較する第１の比較手段
と、 マイクロプログラムの実行ごとに、前記制御記憶アドレ
スと前記第２のコンベアアドレス格納手段に格納されて
いる第２のアドレスデータとを比較する第２の比較手段
と、 前記第１の比較手段の出力と前記第２の比較手段の出力
とを演算し、その演算結果を割込要求信号として発生す
る演算手段と、 前記第１および第２の比較手段と前記演算手段とを制御
するための手段とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すプロ・ツク図で
ある。
ある。
本実施例によるデバッグ用割込発生回路は、制ａ ：ｌ
Ｅ憶１．命令レジスタ２．実行制御部３．コンベアアド
レスレジスタ５および６．比較回路７および８．演算回
路９．および制御回路１０を有している。
Ｅ憶１．命令レジスタ２．実行制御部３．コンベアアド
レスレジスタ５および６．比較回路７および８．演算回
路９．および制御回路１０を有している。
マイクロプログラムは制御記憶１の中に格納されており
、この制御記憶１の中の、ライン３１０で指定されるア
ドレスにあるマイクロ命令が読出されて命令レジスタ２
に格納される。このように命令レジスタ２に読出された
命令は、実行制御部３に供給され、ここで命令がデコー
ドされて実行される。実行されるべき次の命令のアドレ
スは、実行制御部３で生成され、ライン３１０を介して
制御記憶１に与えられ、これによって再び次の命令が命
令レジスタ２に読出され、かくして制御記憶１に格納さ
れたマイクロプログラムの各命令はプログラムに従って
次々に読出されて実行されることになる。
、この制御記憶１の中の、ライン３１０で指定されるア
ドレスにあるマイクロ命令が読出されて命令レジスタ２
に格納される。このように命令レジスタ２に読出された
命令は、実行制御部３に供給され、ここで命令がデコー
ドされて実行される。実行されるべき次の命令のアドレ
スは、実行制御部３で生成され、ライン３１０を介して
制御記憶１に与えられ、これによって再び次の命令が命
令レジスタ２に読出され、かくして制御記憶１に格納さ
れたマイクロプログラムの各命令はプログラムに従って
次々に読出されて実行されることになる。
さて、本実施例は３つの特有なモードを有している。
これらの各モードは、コンソール（図示せず）からライ
ン１１０を介して制御回路１０に供給されるモード指定
信号により指定され、制御回路１０はこの信号の指定に
より比較回路７．比較回路８．および演算回路９を以下
に示すように制御する。
ン１１０を介して制御回路１０に供給されるモード指定
信号により指定され、制御回路１０はこの信号の指定に
より比較回路７．比較回路８．および演算回路９を以下
に示すように制御する。
まず比較回路７は、ライン３１０を介して制御記憶１に
供給される内容（これをＣとする）とコンベアアドレス
レジスタ５の内容（これをＡ１とする）とを比較し、こ
の比較結果に従って“１”または“０”を出力するが、
この結果の与え方は制御回路１０からの制御信号１７８
の指定により、モードによって第２図に示すように変化
する。
供給される内容（これをＣとする）とコンベアアドレス
レジスタ５の内容（これをＡ１とする）とを比較し、こ
の比較結果に従って“１”または“０”を出力するが、
この結果の与え方は制御回路１０からの制御信号１７８
の指定により、モードによって第２図に示すように変化
する。
すなわち、第１モードのときは、ライン３１０を介して
制御記憶１に供給される内容Ｃと、コンベアアドレスレ
ジスタ５の内容Ａ１とが等しいとき（Ｃ−ＡＩのとき）
に論理“１”を出力し、等しくないとき（Ｃ≠Ａ１のと
き）には論理“０”を出力する。また、第２のモードお
よび第３モードのときには、ライン３１０を介して制御
記憶１に供給される内容Ｃがコンベアアドレスレジスタ
５の内容Ａ１よりも大きいかまたは等しいとき（Ｃ＞Ａ
１のとき）に論理“１”を出力し、小さいとき（Ｃ＜
ＡＩのとき）には論理“０”を出力する。
制御記憶１に供給される内容Ｃと、コンベアアドレスレ
ジスタ５の内容Ａ１とが等しいとき（Ｃ−ＡＩのとき）
に論理“１”を出力し、等しくないとき（Ｃ≠Ａ１のと
き）には論理“０”を出力する。また、第２のモードお
よび第３モードのときには、ライン３１０を介して制御
記憶１に供給される内容Ｃがコンベアアドレスレジスタ
５の内容Ａ１よりも大きいかまたは等しいとき（Ｃ＞Ａ
１のとき）に論理“１”を出力し、小さいとき（Ｃ＜
ＡＩのとき）には論理“０”を出力する。
同様に比較回路８は、ライン３１０を介して制御記憶１
に供給される内容とコンベアアドレスレジスタ６の内容
（これをＡ２とする）とを比較し、この比較結果に従っ
て、“１”または′０”を出力するがこの結果の与え方
は制御回路１０からの制御信号１７８の指定によりモー
ドによって第２図に示すように変化する。すなわち、第
１モードのときには、Ｃ−Ａ２のときに論理“１”を出
力し、Ｃ≠Ａ２のときに論理“０′を出力する。また第
２モードおよび第３モードのときには、Ｃ＜Ａ２のとき
に論理“１”を出力し、Ｃ＞Ａ２のときに論理“０”を
出力する。
に供給される内容とコンベアアドレスレジスタ６の内容
（これをＡ２とする）とを比較し、この比較結果に従っ
て、“１”または′０”を出力するがこの結果の与え方
は制御回路１０からの制御信号１７８の指定によりモー
ドによって第２図に示すように変化する。すなわち、第
１モードのときには、Ｃ−Ａ２のときに論理“１”を出
力し、Ｃ≠Ａ２のときに論理“０′を出力する。また第
２モードおよび第３モードのときには、Ｃ＜Ａ２のとき
に論理“１”を出力し、Ｃ＞Ａ２のときに論理“０”を
出力する。
次に演算回路９は、比較回路７の出力（これをＰとする
）と比較回路８の出力（これをＱとする）とを論理合成
して割込発生要因信号９３０を生成するが、その論理合
成の仕方は制御回路１０からの制御信号１０９の指定に
より各モードごとに第２図に示すように変化する。
）と比較回路８の出力（これをＱとする）とを論理合成
して割込発生要因信号９３０を生成するが、その論理合
成の仕方は制御回路１０からの制御信号１０９の指定に
より各モードごとに第２図に示すように変化する。
すなわち、第１モードのときにはＰとＱのオア、第２の
モードのときにはＰとＱアンド、第３のモードのときに
はＰとＱのナンドの論理演算によって割込発生要因信号
を生成するように動作する。
モードのときにはＰとＱアンド、第３のモードのときに
はＰとＱのナンドの論理演算によって割込発生要因信号
を生成するように動作する。
以上より明らかなように、本実施例によると、コンソー
ルからライン１１０を介して第１モードが指定されると
、Ｃ−ＡｌまたはＣ−Ａ２が成立した場合に、また第２
モードが指定されると、ＡＩ＜Ｃ＜Ａ２が成立した場合
に、さらに第３モードが指定されるとＣ＜ＡＩまたはＣ
＞Ａ２が成立した場合に、割込発生要因信号９３０が“
１″となる。
ルからライン１１０を介して第１モードが指定されると
、Ｃ−ＡｌまたはＣ−Ａ２が成立した場合に、また第２
モードが指定されると、ＡＩ＜Ｃ＜Ａ２が成立した場合
に、さらに第３モードが指定されるとＣ＜ＡＩまたはＣ
＞Ａ２が成立した場合に、割込発生要因信号９３０が“
１″となる。
この割込発生要因信号９３０は、実行制御部３に供給さ
れ、この内部において、他の割込発生要因と論理和され
、これによって割込発生要因信号９３０が論理“１”に
なると割込みが発生される。
れ、この内部において、他の割込発生要因と論理和され
、これによって割込発生要因信号９３０が論理“１”に
なると割込みが発生される。
以上述べたように本実施例によると、コンベアアドレス
レジスタ５および６にそれぞれ必要なアドレスを格納し
、かつ制御回路１０に必要なモードを指定することによ
って、従来行ない得なかったマイクロプログラムのアド
レス範囲条件さらに２点アドレス条件での割込発生が可
能となる。
レジスタ５および６にそれぞれ必要なアドレスを格納し
、かつ制御回路１０に必要なモードを指定することによ
って、従来行ない得なかったマイクロプログラムのアド
レス範囲条件さらに２点アドレス条件での割込発生が可
能となる。
以上のように本発明によるとマイクロプログラム実行中
に割込みが行なわれても、所定の動作が行なわれること
を試験するために、指定された２つのアドレスの範囲内
かまたは範囲外かによって、さらにそれぞれのいずれか
が実行された時点で割込みが発生でき、従来技術では行
ない得なかった強力なデバッグ手段の提供が可能となり
、デバ・ノブの効率化が達成される。
に割込みが行なわれても、所定の動作が行なわれること
を試験するために、指定された２つのアドレスの範囲内
かまたは範囲外かによって、さらにそれぞれのいずれか
が実行された時点で割込みが発生でき、従来技術では行
ない得なかった強力なデバッグ手段の提供が可能となり
、デバ・ノブの効率化が達成される。
第１図は本発明の一実施例の構成を示すプロ・ンク図、
第２図は本実施例に使用されている回路の動作を説明す
るための図である。 １・・・制御記憶、２・・・命令レジスタ、３・・・実
行制御部、５，６・・・コンベアアドレスレジスタ、７
．８・・・比較回路、９・・・演算回路、１０・・・制
御回路。
第２図は本実施例に使用されている回路の動作を説明す
るための図である。 １・・・制御記憶、２・・・命令レジスタ、３・・・実
行制御部、５，６・・・コンベアアドレスレジスタ、７
．８・・・比較回路、９・・・演算回路、１０・・・制
御回路。
Claims (1)
- 【特許請求の範囲】 １、制御記憶に格納されているマイクロプログラムによ
って制御される処理装置において、前記制御記憶に供給
される制御記憶アドレスと比較するためのアドレスデー
タを第１及び第２のアドレスデータとして格納する第１
および第２のコンベアアドレス格納手段と、マイクロプ
ログラムの実行ごとに、前記制御記憶アドレスと前記第
１のコンベアアドレス格納手段されている前記第１のア
ドレスデータとを比較する第１の比較手段と、 マイクロプログラムの実行ごとに、前記制御記憶アドレ
スと前記第２のコンベアアドレス格納手段に格納されて
いる前記第２のアドレスデータとを比較する第２の比較
手段と、 前記第１の比較手段の出力と前記第２の比較手段の出力
とを演算し、その演算結果を割込要求信号として発生す
る演算手段と、 前記第１および第２の比較手段と前記演算手段とを制御
するための制御手段とを有する事を特徴とするデバッグ
用割込発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255800A JPH02103643A (ja) | 1988-10-13 | 1988-10-13 | デバッグ用割込発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255800A JPH02103643A (ja) | 1988-10-13 | 1988-10-13 | デバッグ用割込発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103643A true JPH02103643A (ja) | 1990-04-16 |
Family
ID=17283810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255800A Pending JPH02103643A (ja) | 1988-10-13 | 1988-10-13 | デバッグ用割込発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02103643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849669A1 (en) * | 1996-12-19 | 1998-06-24 | STMicroelectronics Limited | Diagnostic procedures in an integrated circuit device |
| EP0862115A1 (en) * | 1997-02-27 | 1998-09-02 | STMicroelectronics Limited | Trigger sequencing controller |
-
1988
- 1988-10-13 JP JP63255800A patent/JPH02103643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849669A1 (en) * | 1996-12-19 | 1998-06-24 | STMicroelectronics Limited | Diagnostic procedures in an integrated circuit device |
| US6430727B1 (en) | 1996-12-19 | 2002-08-06 | Sgs-Thomson Microelectronics Limited | Diagnostic procedures in an integrated circuit device |
| EP0862115A1 (en) * | 1997-02-27 | 1998-09-02 | STMicroelectronics Limited | Trigger sequencing controller |
| US6178525B1 (en) | 1997-02-27 | 2001-01-23 | Sgs-Thomson Microelectronics Limited | Trigger sequencing controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02103643A (ja) | デバッグ用割込発生回路 | |
| JPS59200356A (ja) | プログラムトレ−ス方式 | |
| KR920003909B1 (ko) | 디버깅지원회로 | |
| JPH0652013A (ja) | トレース回路 | |
| JPS61240341A (ja) | マイクロプログラム制御装置 | |
| JPH04367902A (ja) | プログラマブルコントローラ | |
| JPH06103110A (ja) | ブレークポイント設定方式 | |
| JPS63197246A (ja) | マイクロプログラム制御装置 | |
| JPS6086625A (ja) | デ−タ処理装置 | |
| JPH02217935A (ja) | デバッグ用割込み発生回路 | |
| JPH0331940A (ja) | マイクロプログラム制御装置 | |
| JPH04181334A (ja) | デバッグ用割込み発生回路 | |
| JPH02204844A (ja) | デバッグ用割込み発生回路 | |
| JPH05224950A (ja) | デバッグ用割込み発生回路 | |
| JPS61240342A (ja) | マイクロプログラム制御装置 | |
| JPH05165676A (ja) | マイクロプログラム制御装置のトレース制御方式 | |
| JPS593647A (ja) | デ−タ処理システム | |
| JPS60209851A (ja) | プログラム・シ−ケンス・ストツプ方式 | |
| JPH03163634A (ja) | デバッグ用付加装置 | |
| JPS63197247A (ja) | マイクロプログラム制御装置 | |
| JPS61292749A (ja) | 演算処理装置 | |
| JPS6273340A (ja) | 中央処理装置 | |
| JPS6027419B2 (ja) | 割込制御装置 | |
| JPS61187044A (ja) | 情報処理装置 | |
| JP2004185356A (ja) | デバッグ装置 |