JPH02146187A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02146187A JPH02146187A JP63299954A JP29995488A JPH02146187A JP H02146187 A JPH02146187 A JP H02146187A JP 63299954 A JP63299954 A JP 63299954A JP 29995488 A JP29995488 A JP 29995488A JP H02146187 A JPH02146187 A JP H02146187A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- read
- time
- signal lines
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特にＰＮＰ負荷型のメ
モリセルでの読出回路に関する。
モリセルでの読出回路に関する。
［従来の技術］
従来、この種の半導体記憶装置では、第２図に示すよう
なセル周辺部の回路を有するものがある。
なセル周辺部の回路を有するものがある。
このような半導体記憶装置において、続出時には、Ｘ系
のデコード信号線ｘ１〜ＸｎとＹ系のデコード信号線Ｙ
１〜Ｙｍで選択されたＰＮＰ負荷負荷型メモリセル子の
メモリセルの内容に応じて２個の電流源ＩＲの内の一方
による読出電流が流れるようになっている。また、書込
時には、書込制御線ＷＣ，Ｗでにより、定電流源ＩＲの
一方を選択し、上記のようにして選択されたセルＣへの
データの書込を行うようになっている。
のデコード信号線ｘ１〜ＸｎとＹ系のデコード信号線Ｙ
１〜Ｙｍで選択されたＰＮＰ負荷負荷型メモリセル子の
メモリセルの内容に応じて２個の電流源ＩＲの内の一方
による読出電流が流れるようになっている。また、書込
時には、書込制御線ＷＣ，Ｗでにより、定電流源ＩＲの
一方を選択し、上記のようにして選択されたセルＣへの
データの書込を行うようになっている。
［発明が解決しようとする問題点］
上述した従来の半導体記憶装置では、読出時においては
、選択されたメモリセルに読出処理の時間を通してデー
タ保持用電流に比べて大きな読出電流が流れるようにな
っていたため、ＰＮＰ負荷型メモリセルの飽和が深くな
って書込時にセル内容を反転させるための時間が長くな
るという欠点があった。
、選択されたメモリセルに読出処理の時間を通してデー
タ保持用電流に比べて大きな読出電流が流れるようにな
っていたため、ＰＮＰ負荷型メモリセルの飽和が深くな
って書込時にセル内容を反転させるための時間が長くな
るという欠点があった。
［発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明は選択さ
れたメモリセルに流れる読出電流を時間的に制限し、メ
モリセルの深い飽和を防ぐという相違点を有する。
れたメモリセルに流れる読出電流を時間的に制限し、メ
モリセルの深い飽和を防ぐという相違点を有する。
［問題点を解決するための手段］
本発明の半導体記憶装置は、ＰＮＰ負荷型メモリセルを
用いた半導体記憶装置において、選択されたメモリセル
に流す読出電流を時間的に制限する制限回路と、該メモ
リセルから読出された出力を保持する保持回路とを有す
ることを特徴とする。
用いた半導体記憶装置において、選択されたメモリセル
に流す読出電流を時間的に制限する制限回路と、該メモ
リセルから読出された出力を保持する保持回路とを有す
ることを特徴とする。
すなわち、選択されたメモリセルに続出電流を流す時間
を制限回路によって一定期間に制限し。
を制限回路によって一定期間に制限し。
他の期間では読出電流を切る又は減少させるようにし、
極く短時間の出力として得られる読出データは保持回路
に保持する。
極く短時間の出力として得られる読出データは保持回路
に保持する。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の半導体記憶装置のセル周
辺部の回路図である、本実施例の半導体記憶装置は、（
ｎＸｍ）個のＰＮＰ負荷型メモリセルＣを有し、これら
の内からｎ本のＸ系デコード信号線Ｘ１〜Ｘｎとｍ本の
Ｙ系デコード信号線により選択されるメモリセルＣに対
して、書込制御信号線ｗｃ、 ｖｎ：：の状態に応じで
メモリセル内容の読出あるいは書込を行うものである。
辺部の回路図である、本実施例の半導体記憶装置は、（
ｎＸｍ）個のＰＮＰ負荷型メモリセルＣを有し、これら
の内からｎ本のＸ系デコード信号線Ｘ１〜Ｘｎとｍ本の
Ｙ系デコード信号線により選択されるメモリセルＣに対
して、書込制御信号線ｗｃ、 ｖｎ：：の状態に応じで
メモリセル内容の読出あるいは書込を行うものである。
ここで、データ保持用電流源ＩＨは、Ｘ系デコード信号
線Ｘ１〜Ｘｎに接続された各ｍ個のメモリセルＣのホー
ルド用エミッタに接続している。２つの続出用電流源Ｉ
Ｒは、Ｙ系デコード信号線Ｙ１〜Ｙｍにより制御された
トランジスタＱ ｅｔ Ｑ ｇを介してｍ組のデイジ
ット線Ｌ１〜Ｌｍに接続し、さらに、タイミング信号Ｃ
Ｔにより制御されたトランジスタＱｘｔ Ｑｙとも接
続している。ｍ本のデイツプ）！Ｌ Ｉ〜Ｌｍは、各々
ｎ個のメモリセルＣのリードライト用エミッタと接続し
、さらに、書込制御信号線ＷＣ，Ｗで°により制御され
たｍ組のトランジスタＱ ａ、 Ｑ ｂを介してセン
ス抵抗Ｒ５とＲ９型フリップフロップＡに共通接続して
いる。
線Ｘ１〜Ｘｎに接続された各ｍ個のメモリセルＣのホー
ルド用エミッタに接続している。２つの続出用電流源Ｉ
Ｒは、Ｙ系デコード信号線Ｙ１〜Ｙｍにより制御された
トランジスタＱ ｅｔ Ｑ ｇを介してｍ組のデイジ
ット線Ｌ１〜Ｌｍに接続し、さらに、タイミング信号Ｃ
Ｔにより制御されたトランジスタＱｘｔ Ｑｙとも接
続している。ｍ本のデイツプ）！Ｌ Ｉ〜Ｌｍは、各々
ｎ個のメモリセルＣのリードライト用エミッタと接続し
、さらに、書込制御信号線ＷＣ，Ｗで°により制御され
たｍ組のトランジスタＱ ａ、 Ｑ ｂを介してセン
ス抵抗Ｒ５とＲ９型フリップフロップＡに共通接続して
いる。
デイジット選択用電流源ＩＹは、Ｙ系デコード信号線Ｙ
１〜Ｙｍに制御されたトランジスタＱｆを介して抵抗Ｒ
ＹとトランジスタＱｃ、Ｑｄのベースと接続し、さらに
、トランジスタＱ ｃ ｔ Ｑ ｄのエミッタは各々
のデイジット線Ｌ１〜Ｌｍと接続している。
１〜Ｙｍに制御されたトランジスタＱｆを介して抵抗Ｒ
ＹとトランジスタＱｃ、Ｑｄのベースと接続し、さらに
、トランジスタＱ ｃ ｔ Ｑ ｄのエミッタは各々
のデイジット線Ｌ１〜Ｌｍと接続している。
次に、動作について説明する。
まず、読出動作時においては、書込制御信号線ＷＣ，Ｗ
で−は選択されたメモリセルＣの両セルベース電位の中
間に設定されている。タイミング信号ＣＴをＹ系デコー
ド信号線Ｙ１〜Ｙｍの選択レベルより高く保った状態で
は、読出用電流源ＩＲによる続出電流はトランジスタＱ
ｘ、Ｑｙを流れることとなって選択されたセルＣ及びセ
ンス抵抗Ｒ３には流れないため、保持回路としてのＲ３
型フリップフロップＡの両人力は高レベルとなって出力
ＯＵＴは直前の状態を保持している。
で−は選択されたメモリセルＣの両セルベース電位の中
間に設定されている。タイミング信号ＣＴをＹ系デコー
ド信号線Ｙ１〜Ｙｍの選択レベルより高く保った状態で
は、読出用電流源ＩＲによる続出電流はトランジスタＱ
ｘ、Ｑｙを流れることとなって選択されたセルＣ及びセ
ンス抵抗Ｒ３には流れないため、保持回路としてのＲ３
型フリップフロップＡの両人力は高レベルとなって出力
ＯＵＴは直前の状態を保持している。
特定のアドレスの読出を行う場合には、アドレスを与え
てＸ系デコード信号線Ｘ１〜Ｘｎ及びＹ系デコード信号
線Ｙ１〜Ｙｍが確定した状態で、タイミング信号ＣＴを
ある一定時間だけＹ系デコード信号線Ｙ１〜Ｙｍの選択
レベルより下げる。
てＸ系デコード信号線Ｘ１〜Ｘｎ及びＹ系デコード信号
線Ｙ１〜Ｙｍが確定した状態で、タイミング信号ＣＴを
ある一定時間だけＹ系デコード信号線Ｙ１〜Ｙｍの選択
レベルより下げる。
この結果、読出電流は選択された一対のデイジット線（
Ｌｌ〜Ｌｍのいずれか）上を流れ、選択されたメモリセ
ルＣの内容に応じて、読出電流の一方は選択されたメモ
リセルＣを流れ、読出電流のもう一方はセンス抵抗ＲＳ
の一方を流れる。Ｒ５型フリップフロップＡは、片側の
入力がセンス抵抗ＲＳでの電圧降下により低レベルにな
った時点で選択されたメモリセルＣの内容を出力し、タ
イミング信号ＣＴが高レベルに戻った後もこの出力を保
持する。
Ｌｌ〜Ｌｍのいずれか）上を流れ、選択されたメモリセ
ルＣの内容に応じて、読出電流の一方は選択されたメモ
リセルＣを流れ、読出電流のもう一方はセンス抵抗ＲＳ
の一方を流れる。Ｒ５型フリップフロップＡは、片側の
入力がセンス抵抗ＲＳでの電圧降下により低レベルにな
った時点で選択されたメモリセルＣの内容を出力し、タ
イミング信号ＣＴが高レベルに戻った後もこの出力を保
持する。
上記のように、Ｙ系デコード信号線Ｙ１〜Ｙｍにより制
御されるトランジスタＱｅｊＱｇ及びタイミング信号Ｃ
Ｔにより制御されるトランジスタＱｘ、ＱＶはメモリセ
ルＣに読出電流を時間的に制限して流す制限回路を構成
している。そして、上記のように読出電流は読出動作中
の一定時間だけメモリセルＣを流れるだけであるため、
飽和は浅く、後述する書込動作の時間を短縮することが
できる。
御されるトランジスタＱｅｊＱｇ及びタイミング信号Ｃ
Ｔにより制御されるトランジスタＱｘ、ＱＶはメモリセ
ルＣに読出電流を時間的に制限して流す制限回路を構成
している。そして、上記のように読出電流は読出動作中
の一定時間だけメモリセルＣを流れるだけであるため、
飽和は浅く、後述する書込動作の時間を短縮することが
できる。
書込動作時においては、書込データに応じて書込制御信
号線ＷＣ，Ｗでを選択されたメモリセルの両セルベース
電位に対して、一方は高レベルに、他方は低レベルにな
るように設定する。そして、読出動作時と同様に、アド
レスの確定後、一定時間だけタイミング信号ＣＴを下げ
ると、選択されたメモリセルには書込データに対応する
側に続出電流が流れて当該メモリセルへの書込ができる
。
号線ＷＣ，Ｗでを選択されたメモリセルの両セルベース
電位に対して、一方は高レベルに、他方は低レベルにな
るように設定する。そして、読出動作時と同様に、アド
レスの確定後、一定時間だけタイミング信号ＣＴを下げ
ると、選択されたメモリセルには書込データに対応する
側に続出電流が流れて当該メモリセルへの書込ができる
。
この書込動作において、書込直前のメモリセルには、保
持電流として、保持用電流源ＩＨの電流の１／ｍが流れ
ているだけであり、読出電流が流れている場合に比して
、メモリセルの飽和は浅く、書込時間は短くなる。
持電流として、保持用電流源ＩＨの電流の１／ｍが流れ
ているだけであり、読出電流が流れている場合に比して
、メモリセルの飽和は浅く、書込時間は短くなる。
第３図は本発明の第２実施例の半導体記憶装置の回路図
である。
である。
本実施例はクロック動作型の半導体記憶装置であり、ク
ロック信号ＣＬＫにより９本のアドレス信号Ａ１〜Ａｅ
、データ入力信号ＤＩＮ、書込信号ＷＥを取り込む（９
！＋２）個のフリップフロップＦＦを持っている。フリ
ップフロップＦＦの出力は、各々リードライト制御回路
ＲＷ、、Ｘ系デコーダＸＤ、Ｙ系デコーダＹＤに接続さ
れ、リードライト制御回路ＲＷからの書込制御信号線Ｗ
Ｃ２Ｗで、Ｘ系デコーダＸＤからのＸ系デコード信号線
ｘ１〜Ｘｎ、Ｙ系デコーダＹＤからのＹ系デコード信号
線Ｙ１〜Ｙｍのレベルを制御する。
ロック信号ＣＬＫにより９本のアドレス信号Ａ１〜Ａｅ
、データ入力信号ＤＩＮ、書込信号ＷＥを取り込む（９
！＋２）個のフリップフロップＦＦを持っている。フリ
ップフロップＦＦの出力は、各々リードライト制御回路
ＲＷ、、Ｘ系デコーダＸＤ、Ｙ系デコーダＹＤに接続さ
れ、リードライト制御回路ＲＷからの書込制御信号線Ｗ
Ｃ２Ｗで、Ｘ系デコーダＸＤからのＸ系デコード信号線
ｘ１〜Ｘｎ、Ｙ系デコーダＹＤからのＹ系デコード信号
線Ｙ１〜Ｙｍのレベルを制御する。
本実施例では選択されたメモリセルＣへ流れる電流の制
御は、デイジット選択用電流源ＩＹにトランジスタＱｆ
と共通に接続されたトランジスタＱｚによって行う。す
なわち、トランジスタＱｚがオン状態ではトランジスタ
Ｑｆには電流が流れず、トランジスタＱｃｙ Ｑｃｌ
のベース電位は高レベルに保たれるため選択された一対
のデイジット線についても読出電流はトランジスタＱｃ
、 Ｑｄを流れてメモリセルＣには流れない。このト
ランジスタＱｚの制御はクロック信号ＣＬＫによりトリ
ガ動作する一定時間幅の単発パルス発生器ＳＰＧにより
行う。ここでのパルス幅はメモリセル内容の読出時間と
、メモリセルへの書込時間から決定されるが、読出動作
時におけるメモリセルの飽和が浅く抑えられるため、書
込時間は短くて済む。
御は、デイジット選択用電流源ＩＹにトランジスタＱｆ
と共通に接続されたトランジスタＱｚによって行う。す
なわち、トランジスタＱｚがオン状態ではトランジスタ
Ｑｆには電流が流れず、トランジスタＱｃｙ Ｑｃｌ
のベース電位は高レベルに保たれるため選択された一対
のデイジット線についても読出電流はトランジスタＱｃ
、 Ｑｄを流れてメモリセルＣには流れない。このト
ランジスタＱｚの制御はクロック信号ＣＬＫによりトリ
ガ動作する一定時間幅の単発パルス発生器ＳＰＧにより
行う。ここでのパルス幅はメモリセル内容の読出時間と
、メモリセルへの書込時間から決定されるが、読出動作
時におけるメモリセルの飽和が浅く抑えられるため、書
込時間は短くて済む。
上記したトランジスタＱ ｆ ｔ Ｑ ｚ、単発パル
ス発生器ＳＰＧはメモリセルＣを流れる読出電流を時間
的に制限する制限回路を構成している。
ス発生器ＳＰＧはメモリセルＣを流れる読出電流を時間
的に制限する制限回路を構成している。
尚、本実施例では、制限回路の動作タイミングを内部発
生しているため、続出・書込のためのタイミング制御を
必要しないという利点がある。
生しているため、続出・書込のためのタイミング制御を
必要しないという利点がある。
［発明の効果コ
以上説明したように本発明は、ＰＮＰ負荷型メモリセル
に対する続出電流を時間的に制限してメモリセルの飽和
を抑えるようにしたため、書込動作時のメモリセルの内
容の反転に要する時間を短縮できる効果がある。
に対する続出電流を時間的に制限してメモリセルの飽和
を抑えるようにしたため、書込動作時のメモリセルの内
容の反転に要する時間を短縮できる効果がある。
Ａ・ ・ ・ ・ ・
Ｂ φ Φ ・ ・ ・
Ｃ・ ・ ・ ・ ・
ＲＹ、 Ｒ５中
Ｑ ａ ＝ Ｑ ｇ ｖ
ＩＨ，ＩＲ。
ｘ１〜Ｘｎ ・
Ｙ１〜Ｙｍ・
ＷＣ，Ｗで・
ＦＦ ・ φ Φ ・
ＲＷφ φ ・ ・
ＸＤ ・ ・ ・ ・
ＹＤ φ 争 Φ φ
ＳＰＧ φ φ 令
ＲＳ型フリップフロップ、
作動増幅器、
ＰＮＰ負荷型メモリセル、
・・・・抵抗、
Ｑｘｐ Ｑｙ＋ Ｑｚ・・トランジスタ、ＩＹ・・
・・・電流源、 ・・・・Ｘ系デコード信号線、 ・・・・Ｘ系デコード信号線、 ・・・・書込制御信号線、 ・フリップフロップ、 ・リードライト制御回路、 ・Ｘ系デコーダ、 ・Ｘ系デコーダ、 ・・単発パルス発生器。
・・・電流源、 ・・・・Ｘ系デコード信号線、 ・・・・Ｘ系デコード信号線、 ・・・・書込制御信号線、 ・フリップフロップ、 ・リードライト制御回路、 ・Ｘ系デコーダ、 ・Ｘ系デコーダ、 ・・単発パルス発生器。
第１図は本発明の第１実施例の半導体記憶装置のメモリ
セル周辺部の回路図、第２図は従来例のメモリセル周辺
部の回路図、第３図は本発明の第２実施例のメモリセル
周辺部の回路図である。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１ 図 第２図
セル周辺部の回路図、第２図は従来例のメモリセル周辺
部の回路図、第３図は本発明の第２実施例のメモリセル
周辺部の回路図である。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１ 図 第２図
Claims (1)
- ＰＮＰ負荷型メモリセルを用いた半導体記憶装置におい
て、選択されたメモリセルに流す読出電流を時間的に制
限する制限回路と、該メモリセルから読出された出力を
保持する保持回路とを有することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299954A JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299954A JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146187A true JPH02146187A (ja) | 1990-06-05 |
| JP3022567B2 JP3022567B2 (ja) | 2000-03-21 |
Family
ID=17878969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299954A Expired - Lifetime JP3022567B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022567B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8420456B2 (en) | 2007-06-12 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing for thin film transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177191A (ja) * | 1984-09-25 | 1986-04-19 | Hitachi Ltd | 半導体メモリ |
| JPS6280895A (ja) * | 1985-10-04 | 1987-04-14 | Fujitsu Ltd | 半導体メモリ |
| JPS63200388A (ja) * | 1987-02-16 | 1988-08-18 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299954A patent/JP3022567B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177191A (ja) * | 1984-09-25 | 1986-04-19 | Hitachi Ltd | 半導体メモリ |
| JPS6280895A (ja) * | 1985-10-04 | 1987-04-14 | Fujitsu Ltd | 半導体メモリ |
| JPS63200388A (ja) * | 1987-02-16 | 1988-08-18 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3022567B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6329359B2 (ja) | ||
| US3604952A (en) | Tri-level voltage generator circuit | |
| JPH02146187A (ja) | 半導体記憶装置 | |
| US3510849A (en) | Memory devices of the semiconductor type having high-speed readout means | |
| KR920008030B1 (ko) | 스태틱형 ram | |
| US4070656A (en) | Read/write speed up circuit for integrated data memories | |
| KR850008238A (ko) | 반도체 기억장치 | |
| US3562721A (en) | Solid state switching and memory apparatus | |
| JPH03116490A (ja) | スタティックｒａｍ | |
| JP2878036B2 (ja) | 半導体記憶装置 | |
| JP2723714B2 (ja) | 半導体メモリ | |
| JP2940127B2 (ja) | 半導体装置 | |
| JPS62165784A (ja) | 半導体記憶装置 | |
| JP3097613B2 (ja) | 半導体記憶装置 | |
| JPH0618634A (ja) | 半導体記憶回路 | |
| JPH0491466A (ja) | 半導体記憶装置 | |
| JPH0676573A (ja) | センスアンプ回路 | |
| JPH04358397A (ja) | 半導体記憶装置 | |
| JPH03142781A (ja) | 読み出し回路 | |
| JPH02185795A (ja) | 記憶装置 | |
| JPH03116485A (ja) | センス回路 | |
| JPS5841488A (ja) | 半導体メモリ装置 | |
| JPS62291793A (ja) | メモリ−・セル | |
| JPS58137186A (ja) | バイポ−ラｒａｍの情報読み出し回路 | |
| JPH0315279B2 (ja) |