JPS6177191A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6177191A JPS6177191A JP59198540A JP19854084A JPS6177191A JP S6177191 A JPS6177191 A JP S6177191A JP 59198540 A JP59198540 A JP 59198540A JP 19854084 A JP19854084 A JP 19854084A JP S6177191 A JPS6177191 A JP S6177191A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに係り、特にワード線駆動回路の
低振幅化に好適な書き込み回路に関する。
低振幅化に好適な書き込み回路に関する。
本発明の背景技術として、例えば、ｒＪ、ＮＯにυＢＯ
。
。
Ｔ、ＴＡＭＵＲ＾、Ｍ、ＮＡＫＡＭＡＥ、 Ｈ，５ＩＩ
ＩＲＡＫＩ、 Ｔ、ＩＫＵＳＨＩＭＡ。
ＩＲＡＫＩ、 Ｔ、ＩＫＵＳＨＩＭＡ。
Ｔ、ＡＫＡＳＨＩ、）１．ＭＡＹＵＭＩ、 Ｔ、にＵＢ
ＯＴＡ、 Ｔ、ＮＡＫＡＭＵＲＡ、 ”Ａ４．５ｎｓ
Ａｃｃｅｓｓ Ｔｉｍｅ Ｉ Ｋ Ｘ ４ Ｂｉｔ
ＥＣＬ ）ＩＡＭ” ＩＥＥＨＶＯＬ ５ｃ−１８，Ｎ
ａ５０ＣＴ １９８３ ｐ５１５〜ｐ５１９Ｊに記載さ
れた技術がある。
ＯＴＡ、 Ｔ、ＮＡＫＡＭＵＲＡ、 ”Ａ４．５ｎｓ
Ａｃｃｅｓｓ Ｔｉｍｅ Ｉ Ｋ Ｘ ４ Ｂｉｔ
ＥＣＬ ）ＩＡＭ” ＩＥＥＨＶＯＬ ５ｃ−１８，Ｎ
ａ５０ＣＴ １９８３ ｐ５１５〜ｐ５１９Ｊに記載さ
れた技術がある。
一般に集積回路に於いて、信号の低振幅化は回路の高速
化に有効である。特に、バイポーラメモリに於いては、
ワード線駆動回路での遅延時間がアクセス時間の大きな
部分をしめており、ワード線駆動回路の低振幅化を図れ
ば高速化に大きく寄与できる。しかし、従来の書き込み
回路では、ワード線駆動回路の振幅がかなり大きな値に
制限され、それ以下にすることがむずかしい状況にあっ
た。
化に有効である。特に、バイポーラメモリに於いては、
ワード線駆動回路での遅延時間がアクセス時間の大きな
部分をしめており、ワード線駆動回路の低振幅化を図れ
ば高速化に大きく寄与できる。しかし、従来の書き込み
回路では、ワード線駆動回路の振幅がかなり大きな値に
制限され、それ以下にすることがむずかしい状況にあっ
た。
以下この関係を説明する。従来のメモリセルアレイ及び
周辺回路の概要を第１図に示し、この回路の動作を以下
に簡単に説明する。まずワード線駆動回路ＸＤのうちの
１つ、例えばＸＤｌが選択されてワード線又□は高レベ
ルのＶｌｌｌｌとなる。その他のすべてのワード線例え
ばｘ２は、非選択で低レベルのｖｌＬになる。この状態
でディジット線駆動回路ＹＤのうちの１つ１例えばＹＤ
ｌが選択されてセルの情報に応じてディジット線り、、
Ｄ。
周辺回路の概要を第１図に示し、この回路の動作を以下
に簡単に説明する。まずワード線駆動回路ＸＤのうちの
１つ、例えばＸＤｌが選択されてワード線又□は高レベ
ルのＶｌｌｌｌとなる。その他のすべてのワード線例え
ばｘ２は、非選択で低レベルのｖｌＬになる。この状態
でディジット線駆動回路ＹＤのうちの１つ１例えばＹＤ
ｌが選択されてセルの情報に応じてディジット線り、、
Ｄ。
のいずれかにセルから読み出し電流が流れる。こうして
、セルＭＣ１□が選択される。今このセルにおいて、ト
ランジスタＱ□、がオン、トランジスタＱ１□がオフし
ていると仮定し説明をする。この時のトランジスタＱｔ
□のベース電位をＶ、□−１．トランジスタＱｉ２のベ
ース電位をＶ。ｏ−ａとする。またセルＭＣ，□と同じ
ディジット線に接続されており。
、セルＭＣ１□が選択される。今このセルにおいて、ト
ランジスタＱ□、がオン、トランジスタＱ１□がオフし
ていると仮定し説明をする。この時のトランジスタＱｔ
□のベース電位をＶ、□−１．トランジスタＱｉ２のベ
ース電位をＶ。ｏ−ａとする。またセルＭＣ，□と同じ
ディジット線に接続されており。
選択されていないセル、例えばセルＭ Ｃ２１において
も、トランジスタＱ２□がオフ、トランジスタＱ ｚ
ｚがオンしていると仮定する。この時のトランジスタＱ
２□のベース電位をｖｏ。、□、トランジスタＱ□のベ
ース電位をＶａＸ−□とする。またこの図でＩａＴ□、
■、？□は保持電流であり、１．１．Ｉ□は読み出し電
流であるに の回路に於いて読み出し時には、書き込み命令信号（Ｗ
Ｅ）により読み出し・書き込み回路ＲＷＩ７１出力線Ｒ
Ｗ１． ＲＷ２（７）電位を共にＶ Ｑ １− ａとＶ
、、、の中間の電位Ｖｒｅｆｃにする。
も、トランジスタＱ２□がオフ、トランジスタＱ ｚ
ｚがオンしていると仮定する。この時のトランジスタＱ
２□のベース電位をｖｏ。、□、トランジスタＱ□のベ
ース電位をＶａＸ−□とする。またこの図でＩａＴ□、
■、？□は保持電流であり、１．１．Ｉ□は読み出し電
流であるに の回路に於いて読み出し時には、書き込み命令信号（Ｗ
Ｅ）により読み出し・書き込み回路ＲＷＩ７１出力線Ｒ
Ｗ１． ＲＷ２（７）電位を共にＶ Ｑ １− ａとＶ
、、、の中間の電位Ｖｒｅｆｃにする。
この時、ディジット線Ｄ１に流れる読み出し電流Ｉｌｌ
は、ディジット線Ｄ１に接続されているトランジスタの
うち最もベース電位の高いトランジスタから流れる。こ
の関係を第２図で説明する。
は、ディジット線Ｄ１に接続されているトランジスタの
うち最もベース電位の高いトランジスタから流れる。こ
の関係を第２図で説明する。
この図の（ａ）に読み出し時のディジット線Ｄ１に接続
されるトランジスタの電位関係を、（ｂ）にＤ２の電位
関係を示す。又（ｃ）（ｄ）には書き込み時の電位関係
を示す。すなわち第２図から解る様に読み出し電流１１
□はトランジスタＱ１□から流れる。同様に第２図から
ディジット線Ｄ２に流れる読み出し電流工。は、セル電
位参照トランジスタＱＩＩｚから流れる。そこでセル電
位参照トランジスタＱ。、Ｑｏのどちらに読み出し電流
が流れるかをセンス回路Ｓで検出することにより、セル
が記憶している情報をデータ出力として読み出すことが
できる。
されるトランジスタの電位関係を、（ｂ）にＤ２の電位
関係を示す。又（ｃ）（ｄ）には書き込み時の電位関係
を示す。すなわち第２図から解る様に読み出し電流１１
□はトランジスタＱ１□から流れる。同様に第２図から
ディジット線Ｄ２に流れる読み出し電流工。は、セル電
位参照トランジスタＱＩＩｚから流れる。そこでセル電
位参照トランジスタＱ。、Ｑｏのどちらに読み出し電流
が流れるかをセンス回路Ｓで検出することにより、セル
が記憶している情報をデータ出力として読み出すことが
できる。
書き込み時には、書き込み命令信号（ＷＥ）により読み
出し・書き込み回路ＲＷの出力！ＲＷ工。
出し・書き込み回路ＲＷの出力！ＲＷ工。
ＲＷ、 を書き込む情報に応じて一方をＶ、ｌ、。−
、より低い電位■ｗ、にし、もう一方をＶ ｒｅｆｃの
電位にする。以下、読み出し・書き込み回路ＲＷの出力
線ＲＷ、の電位をＶｒｅｆｃ、ＲＷ、の電位をｖｗＬに
した場合を考える。ディジット線Ｄ１に流れる読み出し
電流ｌｌ１１は、読み出し時と同じ様にトランジスタＱ
□１から流れる６ところが、ディジット線Ｄ２ に流れ
る読み出し電流工。は、第２図から解る様にセル電位参
照トランジスタＱ０のベース電位が、■。。−６より低
いｖＷＬであるため、トランジスタＱ、□から流れる。
、より低い電位■ｗ、にし、もう一方をＶ ｒｅｆｃの
電位にする。以下、読み出し・書き込み回路ＲＷの出力
線ＲＷ、の電位をＶｒｅｆｃ、ＲＷ、の電位をｖｗＬに
した場合を考える。ディジット線Ｄ１に流れる読み出し
電流ｌｌ１１は、読み出し時と同じ様にトランジスタＱ
□１から流れる６ところが、ディジット線Ｄ２ に流れ
る読み出し電流工。は、第２図から解る様にセル電位参
照トランジスタＱ０のベース電位が、■。。−６より低
いｖＷＬであるため、トランジスタＱ、□から流れる。
この時、トランジスタｃ１２のコレクタに接続されてい
る負荷の電圧降下によって、トランジスタＱ□□のベー
ス電位が下がり。
る負荷の電圧降下によって、トランジスタＱ□□のベー
ス電位が下がり。
Ｖ ｒｅｆｃ以下になった時点から、トランジスタＱ
ｔ ｔはオフし、読み出し電流工え□はセル電位参照ト
ランジスタＱ ｖｘから流れる様になり、セルの情報は
逆転する。この様にしてセルに任意の情報を書き込むこ
とができる。
ｔ ｔはオフし、読み出し電流工え□はセル電位参照ト
ランジスタＱ ｖｘから流れる様になり、セルの情報は
逆転する。この様にしてセルに任意の情報を書き込むこ
とができる。
さて、この様な従来の書き込み方式の場合、書き込み時
に読み出し電流工。がトランジスタＱ□２゜Ｑ２ｚで分
流しない程度にｖ０□１．がＶ。ｏ−ａより低くなけれ
ばならない。
に読み出し電流工。がトランジスタＱ□２゜Ｑ２ｚで分
流しない程度にｖ０□１．がＶ。ｏ−ａより低くなけれ
ばならない。
通常カレントスイッチを構成するトランジスタが分流を
起さないためには１００〜２００ｍＶの電位差が必要で
あるからｖｏｌ−□はＶ。。−６よす１００〜２００ｍ
Ｖ低くなければならない。
起さないためには１００〜２００ｍＶの電位差が必要で
あるからｖｏｌ−□はＶ。。−６よす１００〜２００ｍ
Ｖ低くなければならない。
ｖｃｌ−１，ｌｌが上の条件を満たさないと本来トラン
ジスタＱ１□から流れるべき読み出し電流工□が。
ジスタＱ１□から流れるべき読み出し電流工□が。
非選択のセルのトランジスタＱ。からも分流し。
トランジスタＱ１２から流れる電流が減るので選択され
たセルＭＣ１□に書き込みが完全に行なわれないからで
ある６一方ワード、ｍｕ動開回路低レベルｖｘＬとｖｃ
ｘ−ｎａは、はぼ同電位なので上述の制限により、ｖｘ
、、はｖ ａ ｏ ＋ ａよりｌｏｏ〜２００ｍＶ低く
なければならない。この条件によりワード線駆動回路の
出力振幅は決定される。
たセルＭＣ１□に書き込みが完全に行なわれないからで
ある６一方ワード、ｍｕ動開回路低レベルｖｘＬとｖｃ
ｘ−ｎａは、はぼ同電位なので上述の制限により、ｖｘ
、、はｖ ａ ｏ ＋ ａよりｌｏｏ〜２００ｍＶ低く
なければならない。この条件によりワード線駆動回路の
出力振幅は決定される。
また、一般に、読み出し電流を大きくすればセルでの遅
延時間を短縮できることが知られている。
延時間を短縮できることが知られている。
ところが、第１図のセルの場合セルに流す電流を増すと
、ショットキバリアダイオード（以下ＳＢＤと略す）Ｓ
ＢＤｌ、５ＢＤ２が共にオンし、トランジスタＱ工ｘ＊
Ｑｉｘのベース電位を両方ともＶＸｌｌからＳＢＤの電
圧降下分だけ低い電位にクランプするため、トランジス
タＱ□１．Ｑ１□のベース間電位差がなくなり、情報を
保持できなくなる。（第３図参照）そこで第４図の様な
セルが考案されている。このセルの場合、電流を大きく
してもＳＢＤに直列に入れた抵抗のため、ベース間電位
差は適当な値に保たれる（第４図参照）。この様に読み
出し電流工、を大きく設定できるセルを使用した場合ｖ
０゜８の電位が第３図のセルより低いため、上述の制限
によりｖｌは第３図のセルを使用した場合よりも低く設
定せねばならず、ワード線駆動回路の振幅が大きくなり
この部分での遅延時間を小さくする際に問題視されてい
た。
、ショットキバリアダイオード（以下ＳＢＤと略す）Ｓ
ＢＤｌ、５ＢＤ２が共にオンし、トランジスタＱ工ｘ＊
Ｑｉｘのベース電位を両方ともＶＸｌｌからＳＢＤの電
圧降下分だけ低い電位にクランプするため、トランジス
タＱ□１．Ｑ１□のベース間電位差がなくなり、情報を
保持できなくなる。（第３図参照）そこで第４図の様な
セルが考案されている。このセルの場合、電流を大きく
してもＳＢＤに直列に入れた抵抗のため、ベース間電位
差は適当な値に保たれる（第４図参照）。この様に読み
出し電流工、を大きく設定できるセルを使用した場合ｖ
０゜８の電位が第３図のセルより低いため、上述の制限
によりｖｌは第３図のセルを使用した場合よりも低く設
定せねばならず、ワード線駆動回路の振幅が大きくなり
この部分での遅延時間を小さくする際に問題視されてい
た。
本発明の目的は、高速動作に適した低振幅のワード線駆
動回路を有する半導体メモリを提供することにある。
動回路を有する半導体メモリを提供することにある。
上記の目的を達成するために、書き込む情報に応じてい
ずれかの読み出し電流をディジット線に流さない様にし
て書き込みを行う書き込み方式を考案した。
ずれかの読み出し電流をディジット線に流さない様にし
て書き込みを行う書き込み方式を考案した。
以下、本発明の実施例を第５図により説明する。
従来、読み出し・書き込みの両方に使用していたセル電
位参照トランジスタＱＲ１，Ｑｌ１２のベース電位はＶ
ｒｅｆｃに固定する。そしてＷき込み用に新らたにトラ
ンジスタＱｗｔ＋ Ｑｗｚを、読み出し電流切換トラン
ジスタＱ ｖｔｔ Ｑｗｚとそれぞれカレントスイッチ
を構成するように接続する。セルは第４図のセルを使用
する。以下、この回路の動作を説明する。
位参照トランジスタＱＲ１，Ｑｌ１２のベース電位はＶ
ｒｅｆｃに固定する。そしてＷき込み用に新らたにトラ
ンジスタＱｗｔ＋ Ｑｗｚを、読み出し電流切換トラン
ジスタＱ ｖｔｔ Ｑｗｚとそれぞれカレントスイッチ
を構成するように接続する。セルは第４図のセルを使用
する。以下、この回路の動作を説明する。
セルＭＣ１１が選択されているとし、セルＭＣ，□に於
いて、トランジスタＱ１□がオン、トランジスタＱｔｔ
がオフとし、この時のトランジスタＱユ□、のベース電
位をＶ。Ｌ−８％ トランジスタＱ１ｍのベース電位を
Ｖ。ｏ４とする。また、セルＭＣ１１と同じディジット
線に接続されている選択されていないセル、例えばＭＣ
，□では、トランジスタＱ２１がオフ、トランジスタＱ
。がオンとし、この時のトランジスタＱ２１のベース電
位を■。。−１１、トランジスタＱｚｚのベース電位を
ｖ ａ ｚ −＊ ａ とする。
いて、トランジスタＱ１□がオン、トランジスタＱｔｔ
がオフとし、この時のトランジスタＱユ□、のベース電
位をＶ。Ｌ−８％ トランジスタＱ１ｍのベース電位を
Ｖ。ｏ４とする。また、セルＭＣ１１と同じディジット
線に接続されている選択されていないセル、例えばＭＣ
，□では、トランジスタＱ２１がオフ、トランジスタＱ
。がオンとし、この時のトランジスタＱ２１のベース電
位を■。。−１１、トランジスタＱｚｚのベース電位を
ｖ ａ ｚ −＊ ａ とする。
読み出し時には、書き込み回路Ｗの出力線ＷｌｌＷ２
をディジット線駆動回路の高レベルＶ□より低い電位Ｖ
□、とし、トランジスタＱ ｗｉｔ Ｑｗｚをオフし、
読み出し電流を従来と同じ様に流すことによって読み出
しを行うことができる。
をディジット線駆動回路の高レベルＶ□より低い電位Ｖ
□、とし、トランジスタＱ ｗｉｔ Ｑｗｚをオフし、
読み出し電流を従来と同じ様に流すことによって読み出
しを行うことができる。
書き込み時には、書き込み回路Ｗの出力線Ｗ□。
ｗ２ を書き込む情報に応じて、一方をＶマ冒より高
い電位ｖｗ□にしそこに接続されている書き込み用トラ
ンジスタをオンさせ、もう一方をｖｗｖＬにし、そこに
接続されている書き込み用トランジスタをオフにする。
い電位ｖｗ□にしそこに接続されている書き込み用トラ
ンジスタをオンさせ、もう一方をｖｗｖＬにし、そこに
接続されている書き込み用トランジスタをオフにする。
今、書き込み用トランジスタＱ ｗ ｔをオン、Ｑ、□
をオフにした場合を考える。この時、読み出し電流工、
□は書き込み用トランジスタＱ、工から流れ、読み出し
電流工、はセル電位参照トランジスタＱｌ１ｍから流れ
るため１選択されたセルＭＣ□１に流れる電流は保持電
流のみになり。
をオフにした場合を考える。この時、読み出し電流工、
□は書き込み用トランジスタＱ、工から流れ、読み出し
電流工、はセル電位参照トランジスタＱｌ１ｍから流れ
るため１選択されたセルＭＣ□１に流れる電流は保持電
流のみになり。
セル内のトランジスタのコレクタに接続されてい、
る負荷による電圧降下が減少しそれまでＶ６Ｎ
−ａ＋Ｖ ｃ ｏ −ａであったトランジスタＱ １Ｌ
＋ Ｑｘｉのベース電位が第４図に示す様にｖｃｔ−ｘ
、ｌｔ Ｖａｏ−ｘａへ向かって上昇する。
る負荷による電圧降下が減少しそれまでＶ６Ｎ
−ａ＋Ｖ ｃ ｏ −ａであったトランジスタＱ １Ｌ
＋ Ｑｘｉのベース電位が第４図に示す様にｖｃｔ−ｘ
、ｌｔ Ｖａｏ−ｘａへ向かって上昇する。
この時、読み出し電流Ｉわがセル電位参照トランジスタ
ＱＲ２とトランジスタＱ １ｍとで分流しない程度に■
。。−ｘｌがＶ ｒａｆｃより高ければトランジスタＱ
１□を完全にオンさせることができ、情報を書き込むこ
とができる。ところがｓ Ｖ６６−１Ｂが上の条件を満
たないと、トランジスタＱ１２を完全にオンさせること
ができず、トランジスタＱ１□ｅ Ｑｓのベースの電位
関係が逆転しながったり、逆転したとしてもベース間の
電位差が小さいため情報が破壊され易くなる０例えば、
第３図に示すセルの場合はｖｏ。−Ｘ、はＶ ｒｅｆｃ
以下であり、本発明を適用するこはできない、しかし、
第４図に示すセルの場合ｖ０゜−Ｘ、はＶ ｒｅｆｃよ
り十分高く、本発明が適用可能である。
ＱＲ２とトランジスタＱ １ｍとで分流しない程度に■
。。−ｘｌがＶ ｒａｆｃより高ければトランジスタＱ
１□を完全にオンさせることができ、情報を書き込むこ
とができる。ところがｓ Ｖ６６−１Ｂが上の条件を満
たないと、トランジスタＱ１２を完全にオンさせること
ができず、トランジスタＱ１□ｅ Ｑｓのベースの電位
関係が逆転しながったり、逆転したとしてもベース間の
電位差が小さいため情報が破壊され易くなる０例えば、
第３図に示すセルの場合はｖｏ。−Ｘ、はＶ ｒｅｆｃ
以下であり、本発明を適用するこはできない、しかし、
第４図に示すセルの場合ｖ０゜−Ｘ、はＶ ｒｅｆｃよ
り十分高く、本発明が適用可能である。
次に本発明に於けるワード線駆動回路の出方振幅につい
て述べる。
て述べる。
従来の書き込み方式では、ｖＫ＆は書き込みによって限
界を受けていたのに対し１本発明では読み出しによって
制限を受ける。すなわち読み出し時には、読み出し電流
がセル電位参照トランジスタと非選択セルのトランジス
タから分流しない様にＶ３．、をＶｒｅｆｃより１００
〜２００ｍＶ低い電位までしか上げることはできない。
界を受けていたのに対し１本発明では読み出しによって
制限を受ける。すなわち読み出し時には、読み出し電流
がセル電位参照トランジスタと非選択セルのトランジス
タから分流しない様にＶ３．、をＶｒｅｆｃより１００
〜２００ｍＶ低い電位までしか上げることはできない。
本発明を適用することで、従来Ｖ。。、８より１００〜
２００ｍＶ低い電位までしかとげることのできなかった
ｖｘ、が、 Ｖｒｅｆｃより１００〜２００ｍＶ低い電
位まで上げることができろ様になる。この関係を第６図
で説明する。第６図（、）に従来のワード線駆動回路の
出力振幅ΔＶ、を（ｂ）に本発明適用時のワード線駆動
回路の出力振幅Ａ Ｖ、’ を示す、これから解る様
に本発明によればワード線駆動回路の振幅を従来の２７
３程度に減らすことができる。
２００ｍＶ低い電位までしかとげることのできなかった
ｖｘ、が、 Ｖｒｅｆｃより１００〜２００ｍＶ低い電
位まで上げることができろ様になる。この関係を第６図
で説明する。第６図（、）に従来のワード線駆動回路の
出力振幅ΔＶ、を（ｂ）に本発明適用時のワード線駆動
回路の出力振幅Ａ Ｖ、’ を示す、これから解る様
に本発明によればワード線駆動回路の振幅を従来の２７
３程度に減らすことができる。
また本発明では、選択セルのトランジスタのベース電位
がＶ ｒｅｆｃを越えるまでの時間が書き込み期間に大
きな割合をしめる。そこで、書き込み期間中だけＶ ｒ
ｅｆｃを読み出し時より下げれば書き込み時間を短縮で
きる。
がＶ ｒｅｆｃを越えるまでの時間が書き込み期間に大
きな割合をしめる。そこで、書き込み期間中だけＶ ｒ
ｅｆｃを読み出し時より下げれば書き込み時間を短縮で
きる。
またこの場合、第５図の例の様にセル電位参照トランジ
スタＱｌｌ□、ＱＯｔのベースを共通にして、両方のベ
ース電位を下げる必要はなく、セル電位参照トランジス
タＱ １１ ｆ Ｑ ＩＩ２のベースを分離して、書き
込む情報によってセルのオンにしたいトランジスタと同
じディジット線に接続されているセル電位参照トランジ
スタのベース電位のみを下げれば良い。
スタＱｌｌ□、ＱＯｔのベースを共通にして、両方のベ
ース電位を下げる必要はなく、セル電位参照トランジス
タＱ １１ ｆ Ｑ ＩＩ２のベースを分離して、書き
込む情報によってセルのオンにしたいトランジスタと同
じディジット線に接続されているセル電位参照トランジ
スタのベース電位のみを下げれば良い。
第７図は、ワード線の立ち下り時間を短縮するためワー
ド線放電回路を付加したメモリ回路に本発明を適用した
例である。Δ■１がワード線放電電流である。この様な
回路の場合、書き込み時に選択セルに読み出し電流を流
さない様にした時、セルには保持電流に加えてワード線
放電電流が流れるが、第４図のＶ’ ＱＯ−１ｍがＶｒ
ｅｆｃ以上になる様にワード線放電電流を設定すること
でこの様な回路にも本発明は適用可能となる。
ド線放電回路を付加したメモリ回路に本発明を適用した
例である。Δ■１がワード線放電電流である。この様な
回路の場合、書き込み時に選択セルに読み出し電流を流
さない様にした時、セルには保持電流に加えてワード線
放電電流が流れるが、第４図のＶ’ ＱＯ−１ｍがＶｒ
ｅｆｃ以上になる様にワード線放電電流を設定すること
でこの様な回路にも本発明は適用可能となる。
第８図は１本発明に使用する書き込み回路の一例である
。ＷＥ、Ｃ３はそれぞれ書き込み命令信号、チップ選択
信号でこれらは負論理である。
。ＷＥ、Ｃ３はそれぞれ書き込み命令信号、チップ選択
信号でこれらは負論理である。
ＤＩは書き込み情報入力信号でこれは正論理である。Ｏ
Ｄは出力禁止信号であり、出力回路へ接続されるｍ Ｖ
ｌｌｌ ｔ Ｖａｎｓ ｚ Ｖａｎｓはそれぞれの回路
の参照電位である。またＷ□、Ｗ２は書き込み回路の出
力線である。Ｃ５が高レベルの時はＤＩ。
Ｄは出力禁止信号であり、出力回路へ接続されるｍ Ｖ
ｌｌｌ ｔ Ｖａｎｓ ｚ Ｖａｎｓはそれぞれの回路
の参照電位である。またＷ□、Ｗ２は書き込み回路の出
力線である。Ｃ５が高レベルの時はＤＩ。
ＷＥによらず、この回路の出力線Ｗ１．Ｗ、は２つとも
低レベルのＶＩＩＩＬになり書き込みを禁止し。
低レベルのＶＩＩＩＬになり書き込みを禁止し。
ＯＤが高レベルとなりデータ出力を禁止する。
３丁が低レベルでＷＥが高レベルの時には、出力ｍｗ□
ｔ ＷＺは２つとも低レベルのＶ Ｙ Ｗ ＆になり読
み出しが行なわれ、ＯＤが低レベルとなり読み出した情
報がデータ出力として出力される。３丁が低レベルでＷ
Ｅが低レベルの時には出力線Ｗ、。
ｔ ＷＺは２つとも低レベルのＶ Ｙ Ｗ ＆になり読
み出しが行なわれ、ＯＤが低レベルとなり読み出した情
報がデータ出力として出力される。３丁が低レベルでＷ
Ｅが低レベルの時には出力線Ｗ、。
Ｗ２はＤＩによって一方が高レベルのｖｗＹヨ、もう一
方が低レベルのＶ□、になり書き込みが行われ、ＯＤが
高レベルとなり書き込み中のデータ出力を禁止する。
方が低レベルのＶ□、になり書き込みが行われ、ＯＤが
高レベルとなり書き込み中のデータ出力を禁止する。
本発明によれば、ワード線駆動回路の出力振幅を従来の
２７３程度にすることが可能となり、この回路での遅延
時間を短縮できるため、その分アクセス時間を短縮でき
る効果がある。更にワード線駆動回路の低出力振幅を可
能にした本発明によれば、電源電圧を従来回路に比べ小
さくする事、また同一電源電圧とすれば、トランジスタ
の飽和に対する余裕度を増大することが可能となる。
２７３程度にすることが可能となり、この回路での遅延
時間を短縮できるため、その分アクセス時間を短縮でき
る効果がある。更にワード線駆動回路の低出力振幅を可
能にした本発明によれば、電源電圧を従来回路に比べ小
さくする事、また同一電源電圧とすれば、トランジスタ
の飽和に対する余裕度を増大することが可能となる。
第１図は従来のセルアレイ及び周辺回路の一部を示した
回路図、第２図は読み出し、書き込み時に於ける従来の
セル、セル電位参照トランジスタのベース電位関係を示
した説明図、第３，４図はメモリセルの直流特性図、第
５図は本発明の実施例を示した回路図、第６図は従来の
ワード線駆動回路の振幅と本発明のそれを比較した説明
図、第７図は本発明をワード線放電回路付きの回路に適
用した例を示す回路図、第８図は本発明で使用す第
／ 国 Ｉ＋ｕ ＩＲ２ 第２図 （０−） （ｂ） （Ｃ） （Ｌ
：Ｌ）第 ３ ｚ 第４ 凶 夢 ５ 口 第 ６ 図 （α）（６）
回路図、第２図は読み出し、書き込み時に於ける従来の
セル、セル電位参照トランジスタのベース電位関係を示
した説明図、第３，４図はメモリセルの直流特性図、第
５図は本発明の実施例を示した回路図、第６図は従来の
ワード線駆動回路の振幅と本発明のそれを比較した説明
図、第７図は本発明をワード線放電回路付きの回路に適
用した例を示す回路図、第８図は本発明で使用す第
／ 国 Ｉ＋ｕ ＩＲ２ 第２図 （０−） （ｂ） （Ｃ） （Ｌ
：Ｌ）第 ３ ｚ 第４ 凶 夢 ５ 口 第 ６ 図 （α）（６）
Claims (1)
- 読み出し電流を複数対のディジット線で共有するため
の電流切換回路を有するメモリに於いて、選択されたメ
モリセルヘの情報書き込み時、対をなすディジット線に
流れる読み出し電流の一方を書き込み情報に応じて、デ
ィジット線から流出するのを止める電流切換回路を設け
たことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198540A JPS6177191A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198540A JPS6177191A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177191A true JPS6177191A (ja) | 1986-04-19 |
| JPH0476200B2 JPH0476200B2 (ja) | 1992-12-02 |
Family
ID=16392854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198540A Granted JPS6177191A (ja) | 1984-09-25 | 1984-09-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146187A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
-
1984
- 1984-09-25 JP JP59198540A patent/JPS6177191A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146187A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476200B2 (ja) | 1992-12-02 |
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