JPS5841488A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS5841488A JPS5841488A JP56137924A JP13792481A JPS5841488A JP S5841488 A JPS5841488 A JP S5841488A JP 56137924 A JP56137924 A JP 56137924A JP 13792481 A JP13792481 A JP 13792481A JP S5841488 A JPS5841488 A JP S5841488A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、更に詳しくは２個の
インバータをクロスカップル接続したフリップフロップ
を情報の記憶部とするスタティックＲＡＭ用メモリ装置
に関する。
インバータをクロスカップル接続したフリップフロップ
を情報の記憶部とするスタティックＲＡＭ用メモリ装置
に関する。
従来からスタティックＲＡＭの代表的なセル構造として
第１図（ａ）〜（ｃ）に示すように、２個のインバータ
をクロスカップル接続上だフリップ７０ツブをデータ保
持用とするものがある。第１図（ａ）〜（Ｃ）のセル構
造の違いはフリップフロップの負荷素子をそれぞれ高抵
抗素子、エンハンスメント形ＭＯＳトランジスタ或いは
デプリーション形ＭＯＳトランジスタで構成している点
であり、反面いず艷のセル構造もデータの醤込み／読出
し用のトランスファ’ｙ’−）ＭＯＳトランジスタが高
レベル信号のデータ線及び低レベル信号のデータ線の夫
々に１個ずつ計２個設けられている点で共通しているＯ 処で半導体回路の集積化が活発に行われ、特に半導体メ
モリにおいては高集積密度が要求されており、素子自身
の形状を小さくするだけではなく構成素数をできるだけ
減少させた回路の開発が望まれている。
第１図（ａ）〜（ｃ）に示すように、２個のインバータ
をクロスカップル接続上だフリップ７０ツブをデータ保
持用とするものがある。第１図（ａ）〜（Ｃ）のセル構
造の違いはフリップフロップの負荷素子をそれぞれ高抵
抗素子、エンハンスメント形ＭＯＳトランジスタ或いは
デプリーション形ＭＯＳトランジスタで構成している点
であり、反面いず艷のセル構造もデータの醤込み／読出
し用のトランスファ’ｙ’−）ＭＯＳトランジスタが高
レベル信号のデータ線及び低レベル信号のデータ線の夫
々に１個ずつ計２個設けられている点で共通しているＯ 処で半導体回路の集積化が活発に行われ、特に半導体メ
モリにおいては高集積密度が要求されており、素子自身
の形状を小さくするだけではなく構成素数をできるだけ
減少させた回路の開発が望まれている。
本発明は上記従来のメモリ装置における要望に鑑みてな
されたもので、構成素子数の減少を図ったメモリセル構
造及びそれ等を確実に動作させ得る信号発生回路をもつ
半導体メモリ装置を提供するものである。以下に実施例
を挙げて本発明の詳細な説明する。
されたもので、構成素子数の減少を図ったメモリセル構
造及びそれ等を確実に動作させ得る信号発生回路をもつ
半導体メモリ装置を提供するものである。以下に実施例
を挙げて本発明の詳細な説明する。
まずメモリセル構造を、前記負荷素子の種類に対応させ
て第２図値）、（ｂ）、（ｃ）に示す。以下の説明にお
いては、高抵抗素子Ｒ１，Ｒ２を負荷素子とした第１図
（ａ）に対応する第２図Ｃａ）を用いて説明する。
て第２図値）、（ｂ）、（ｃ）に示す。以下の説明にお
いては、高抵抗素子Ｒ１，Ｒ２を負荷素子とした第１図
（ａ）に対応する第２図Ｃａ）を用いて説明する。
第２図（ａ）において、高抵抗素子Ｒ１にＭＯＳトラン
ジスタＱ１が接続されてなるインバータと、高抵抗素子
Ｒ２にＭＯＳ）ランジスタＱ２が接続されてなるインバ
ータがクロスカップル接続されてデータ保持用のフリッ
プフロップが構成され、電源ｖｃｃと接地レベル間に接
続されている。このようなフリップフロップに対してデ
ータの書込み／読出し用のトランスファゲートＭＯＳト
ランジスタＱ。が１個接続され、該トランスフアゲ−）
ＭＯＳ）ランジスタＱＯの他端はデータ線に接続されて
、書込むためのデータの供給及びフリップフロップから
読出されたデータがのせられ、ゲートにはワード線が接
続されてセルが選択される。
ジスタＱ１が接続されてなるインバータと、高抵抗素子
Ｒ２にＭＯＳ）ランジスタＱ２が接続されてなるインバ
ータがクロスカップル接続されてデータ保持用のフリッ
プフロップが構成され、電源ｖｃｃと接地レベル間に接
続されている。このようなフリップフロップに対してデ
ータの書込み／読出し用のトランスファゲートＭＯＳト
ランジスタＱ。が１個接続され、該トランスフアゲ−）
ＭＯＳ）ランジスタＱＯの他端はデータ線に接続されて
、書込むためのデータの供給及びフリップフロップから
読出されたデータがのせられ、ゲートにはワード線が接
続されてセルが選択される。
即ち本実施例のメモリセル構造は、高レベル信号・低レ
ベル信号に拘わらず１個のトランスファゲートＭＯＳト
ランジスタＱＯを介してデータ保持用フリップフロップ
がデータ線に接続される。
ベル信号に拘わらず１個のトランスファゲートＭＯＳト
ランジスタＱＯを介してデータ保持用フリップフロップ
がデータ線に接続される。
ここで上記セル構造において、ワード線に第１図（ａ）
に示した従来のセル構造の場合と同じワード線信号を供
給した場合には、メモリセルに高レベルデータを書込む
こ２は困難である。そのため実施例の回路においては、
データ書込み時のワード線信号のレベルＶＷを読出し時
のワード線信号レベルＶＲに比べて高＜ （ＶＷ＞ Ｖ
Ｒ）設定する。読出し時のワード線信号レベルＶＲを電
源Ｖｃｃに選んだとすると、後述する説明から容易に理
解し得るが、例えば書込み時のワード線信号レベルＶＷ
は（Ｖｃｃ＋Ｖｔｈ）に設定する。ただしｖｔ−ｈはト
ランスファゲートＭＯ５）ランジスタＱ。のしきい値電
圧とする。
に示した従来のセル構造の場合と同じワード線信号を供
給した場合には、メモリセルに高レベルデータを書込む
こ２は困難である。そのため実施例の回路においては、
データ書込み時のワード線信号のレベルＶＷを読出し時
のワード線信号レベルＶＲに比べて高＜ （ＶＷ＞ Ｖ
Ｒ）設定する。読出し時のワード線信号レベルＶＲを電
源Ｖｃｃに選んだとすると、後述する説明から容易に理
解し得るが、例えば書込み時のワード線信号レベルＶＷ
は（Ｖｃｃ＋Ｖｔｈ）に設定する。ただしｖｔ−ｈはト
ランスファゲートＭＯ５）ランジスタＱ。のしきい値電
圧とする。
次に第３図の電圧−電流特性図を用いて、上記セル構造
でワード線信号Ｖｗ 、 ＶＲによってデータの書込み
及び読出し動作が可能であることを説明する。第３図の
曲線１はトランスフアゲ−）ＭＯＳトランジスタＱＯを
無視した場合のデータ保持用フリップフロップ上のＡ点
における電圧−電流特性で、電流の極性はＡ点からＭＯ
ＳトランジスタＱ１に流れ込む方向を正とする。フリッ
プフロップを構成するＭＯＳ）う。ンジスタＱ、 、Ｑ
２ の形状及び抵抗素子Ｒ１、Ｒ２の抵抗値によって曲
線ｌは変化し得るが、フリップフロップが構成されれば
曲線！は決定されるＯＡ点では電流の増加に伴って電位
が上昇し、Ａ点にゲートが接続されたＭＯＳトランジス
タＱ２を含む側のインバータが反転する過程で電流は急
激に減少し、一旦電流０になった後高抵抗素子Ｒ１が接
続されていることかられずかに逆方向に流れ、極めてゆ
るやかな変化を示して電流は再び電位ＶｃｃでＯになる
。
でワード線信号Ｖｗ 、 ＶＲによってデータの書込み
及び読出し動作が可能であることを説明する。第３図の
曲線１はトランスフアゲ−）ＭＯＳトランジスタＱＯを
無視した場合のデータ保持用フリップフロップ上のＡ点
における電圧−電流特性で、電流の極性はＡ点からＭＯ
ＳトランジスタＱ１に流れ込む方向を正とする。フリッ
プフロップを構成するＭＯＳ）う。ンジスタＱ、 、Ｑ
２ の形状及び抵抗素子Ｒ１、Ｒ２の抵抗値によって曲
線ｌは変化し得るが、フリップフロップが構成されれば
曲線！は決定されるＯＡ点では電流の増加に伴って電位
が上昇し、Ａ点にゲートが接続されたＭＯＳトランジス
タＱ２を含む側のインバータが反転する過程で電流は急
激に減少し、一旦電流０になった後高抵抗素子Ｒ１が接
続されていることかられずかに逆方向に流れ、極めてゆ
るやかな変化を示して電流は再び電位ＶｃｃでＯになる
。
上記のような電圧−電流特性を持つデータ保持用ノリツ
ブフロップのＡ点に対して、トランスファゲートＭＯＳ
トランジスタＱＯの電圧−電流特性を選ぶことによって
動作点を変化させて書込み／読出し、特に高いレベルの
データの書込みを可能にする。
ブフロップのＡ点に対して、トランスファゲートＭＯＳ
トランジスタＱＯの電圧−電流特性を選ぶことによって
動作点を変化させて書込み／読出し、特に高いレベルの
データの書込みを可能にする。
金策２図（ａ）の回路において、フリップフロップのデ
ータをデータ線に読出す場合の動作を考える０読出し時
に、データ線の電位及びワード線信号レベルにｖＣＣの
信号が印加されると、トランスファゲートＭＯ８）ラン
ジスタＱｏはＡ点に対して負荷となり、電圧−電流特性
は第８図の曲線２のように低電位側１２及び高電位側１
３で曲線１に交わる曲線になる０その結果読出し動作に
おいては曲線Ｉと曲線２の交点１２又は１３において安
定状態となる。つまりＡ点が低電位である場合、低電位
側の交点１２が安定状態となり、データ保持用フリップ
フロップのＡ点の低電位は保たれることになり、メモリ
データが破壊される惧れはない。またＡ点が高電位であ
る場合には、高電位側の交点１３で安定状態となり、や
はり保持されているデータが破壊されることはない。即
ち読出し動作にあたっては、ワード線にＶｃｃの電位を
印加することにより、低電位及び高電位のいずれのデー
タも破壊されることなくデータ線に読み出される。
ータをデータ線に読出す場合の動作を考える０読出し時
に、データ線の電位及びワード線信号レベルにｖＣＣの
信号が印加されると、トランスファゲートＭＯ８）ラン
ジスタＱｏはＡ点に対して負荷となり、電圧−電流特性
は第８図の曲線２のように低電位側１２及び高電位側１
３で曲線１に交わる曲線になる０その結果読出し動作に
おいては曲線Ｉと曲線２の交点１２又は１３において安
定状態となる。つまりＡ点が低電位である場合、低電位
側の交点１２が安定状態となり、データ保持用フリップ
フロップのＡ点の低電位は保たれることになり、メモリ
データが破壊される惧れはない。またＡ点が高電位であ
る場合には、高電位側の交点１３で安定状態となり、や
はり保持されているデータが破壊されることはない。即
ち読出し動作にあたっては、ワード線にＶｃｃの電位を
印加することにより、低電位及び高電位のいずれのデー
タも破壊されることなくデータ線に読み出される。
次にデータの書込み動作を説明する。書込み動作の場合
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶｃｃ より高く、前述のようにトランスフ
ァゲートＭＯＳトランジスタＱｏ （Ｄしきい値ｖｔｈ
を加えた（Ｖｃｃ＋Ｖｔｈ）程度とし、トランスファゲ
ートｎｏｓトー；ンジスタＱＯの電圧−電流特性の曲線
勾配を急峻にする。
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶｃｃ より高く、前述のようにトランスフ
ァゲートＭＯＳトランジスタＱｏ （Ｄしきい値ｖｔｈ
を加えた（Ｖｃｃ＋Ｖｔｈ）程度とし、トランスファゲ
ートｎｏｓトー；ンジスタＱＯの電圧−電流特性の曲線
勾配を急峻にする。
まず低電位データを７リツプフロツプに書込む場合、デ
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンス７アゲートＭＯ５）ランジスタＱＯの電圧−電流特
性は曲線４に示すような、上記低電位ＶＢ より更に低
い電圧１４でのみ曲線１と交わる変化を示す。従って入
力されたデータ線の低電位ＶＢにより、フリップフロッ
プは元の状態と無関係に交点１４で安定状態となる。結
局フリップフロップのＡ点に低電位データが書込まれた
ことになる。また高電位データをクリップフロップに書
込む場合、データ線には高電位のＶＣＣを与えられ、ワ
ード線には同様に（ｖｃｃ＋ｖｔｈ）程度の電位が与え
られる。このときトランスファゲートＭＯＳトランジス
タＱＯの電圧−電流特性は曲線３のように、高電位ＶＣ
Ｃでのみ曲線１と交わる（図中１３）。この結果フリッ
プフロップのＡ点には高電位データが書込めたことにな
る。
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンス７アゲートＭＯ５）ランジスタＱＯの電圧−電流特
性は曲線４に示すような、上記低電位ＶＢ より更に低
い電圧１４でのみ曲線１と交わる変化を示す。従って入
力されたデータ線の低電位ＶＢにより、フリップフロッ
プは元の状態と無関係に交点１４で安定状態となる。結
局フリップフロップのＡ点に低電位データが書込まれた
ことになる。また高電位データをクリップフロップに書
込む場合、データ線には高電位のＶＣＣを与えられ、ワ
ード線には同様に（ｖｃｃ＋ｖｔｈ）程度の電位が与え
られる。このときトランスファゲートＭＯＳトランジス
タＱＯの電圧−電流特性は曲線３のように、高電位ＶＣ
Ｃでのみ曲線１と交わる（図中１３）。この結果フリッ
プフロップのＡ点には高電位データが書込めたことにな
る。
即ちトランスファゲートＭＯＳトランジスタＱ。
の電圧−電流特性がデータ保持用フリップフロップの電
圧−電流特性に対して、上述のように書込み時に夫々低
電位側、高電位側で夫々１つの交点を生じさせるように
各トランジスタ及びワード線信号レベルを選ぶことによ
り、データの書込み及び読出しを行わせることができる
。上記のような交点を持つようにＭＯ５）ランジスタ等
によりメモリセルを設計することは容易に実現できる。
圧−電流特性に対して、上述のように書込み時に夫々低
電位側、高電位側で夫々１つの交点を生じさせるように
各トランジスタ及びワード線信号レベルを選ぶことによ
り、データの書込み及び読出しを行わせることができる
。上記のような交点を持つようにＭＯ５）ランジスタ等
によりメモリセルを設計することは容易に実現できる。
次に上記書込み／読出し動作を実行させるための、ワー
ド線信号発生回路を第４図（ａ） 、 （ｂ）を用いて
説明する。
ド線信号発生回路を第４図（ａ） 、 （ｂ）を用いて
説明する。
即ち、上記メモリセル構造を用いてデータの読出し／書
込み動作を確実に行うためには、読出し状態ではほぼ電
源電圧レベルＶＣＣ）書込み状態ではより高いＶｃｃ＋
Ｖｔｈ程度の電位となるワード線信号を発生するデコー
ダ駆動回路が必要となる。
込み動作を確実に行うためには、読出し状態ではほぼ電
源電圧レベルＶＣＣ）書込み状態ではより高いＶｃｃ＋
Ｖｔｈ程度の電位となるワード線信号を発生するデコー
ダ駆動回路が必要となる。
第４図（ａ）において、メモリセル選択信号を印加する
入力、端２０にはインバータ２１を介してＭＯＳトラン
ジスタ２２が接続され、該ＭＯＳトランジスタ２２の他
端ハエンハンスメントＭＯＳトランジスタ２３のゲート
に接続されている。該エンハンスメントＭＯ８）ランジ
スタ２３は一端が電源ＶＣＣに接続され、他端がワード
線信号出力端子ｏｕｔ として導出されている。該出力
端子ｏｕｔにはＭＯ−５構造をもつ第１のブースト用容
量２４が接続され、該容量２４の他方の電極には書込み
動作のときにのみ発生する書込み信号Ｗが与えられる。
入力、端２０にはインバータ２１を介してＭＯＳトラン
ジスタ２２が接続され、該ＭＯＳトランジスタ２２の他
端ハエンハンスメントＭＯＳトランジスタ２３のゲート
に接続されている。該エンハンスメントＭＯ８）ランジ
スタ２３は一端が電源ＶＣＣに接続され、他端がワード
線信号出力端子ｏｕｔ として導出されている。該出力
端子ｏｕｔにはＭＯ−５構造をもつ第１のブースト用容
量２４が接続され、該容量２４の他方の電極には書込み
動作のときにのみ発生する書込み信号Ｗが与えられる。
また上記エンハンスメントＭＯ５）ランジスタ２３の他
端とアース間には駆動用ＭＯＳトランジスタ２５が接続
され、ゲートにはインノく一タ２１の出力信号を更にイ
ンノく一夕２６で反転させたメモリセルセレクト信号が
与えられている。該メモリセルセレクト信号は分岐され
てイ／ノ（−タ２７を介して、ＭＯ３構造からなる第２
のブースト用容量２８に印加されている０該第２のブー
スト用容量２８の他方の電極は、上記ＭＯ５）ランジス
タ２２とエンノ１ンスメントＭＯＳトランジスタ２３の
′ゲートとの接続点に接続され、該接続点ニハ更にＭＯ
Ｓトランジスタ２９のゲート及び一端が接続され、該Ｍ
Ｏ５）う、ンジスタ２９の他端は、ＭＯ３）ランジスタ
２２のゲート及びエンハンスメントＭＯ５）ランジスタ
２３の一端と共に電源ＶＣＣに接続されている。
端とアース間には駆動用ＭＯＳトランジスタ２５が接続
され、ゲートにはインノく一タ２１の出力信号を更にイ
ンノく一夕２６で反転させたメモリセルセレクト信号が
与えられている。該メモリセルセレクト信号は分岐され
てイ／ノ（−タ２７を介して、ＭＯ３構造からなる第２
のブースト用容量２８に印加されている０該第２のブー
スト用容量２８の他方の電極は、上記ＭＯ５）ランジス
タ２２とエンノ１ンスメントＭＯＳトランジスタ２３の
′ゲートとの接続点に接続され、該接続点ニハ更にＭＯ
Ｓトランジスタ２９のゲート及び一端が接続され、該Ｍ
Ｏ５）う、ンジスタ２９の他端は、ＭＯ３）ランジスタ
２２のゲート及びエンハンスメントＭＯ５）ランジスタ
２３の一端と共に電源ＶＣＣに接続されている。
上記ワード線信号発生回路において、読出し／書込み動
作時にメモリセルを選択するべくメモリセル選択信号が
与えられると、第４図（ｂ）の各点の信号波形図３０〜
３４、Ｗに示す如く、インバータ２１を介した反転信号
３０に基いて、出力端子ｏｕｔに波形３４に示すＶＣＣ
レベルの読出し信号が導出され、メモリセル選択期間中
の書込みタイミングには、書込み信号Ｗにより書込み信
号レベルＶＷが導出される。
作時にメモリセルを選択するべくメモリセル選択信号が
与えられると、第４図（ｂ）の各点の信号波形図３０〜
３４、Ｗに示す如く、インバータ２１を介した反転信号
３０に基いて、出力端子ｏｕｔに波形３４に示すＶＣＣ
レベルの読出し信号が導出され、メモリセル選択期間中
の書込みタイミングには、書込み信号Ｗにより書込み信
号レベルＶＷが導出される。
ここで第４図（ａ）の回路においては、エンハンスメン
トＭＯＳトランジスタ２３のゲート・電源間にソースφ
ドレインが接続されたＭＯＳ）ランジスタ２９を挿入し
、該ＭＯ３Ｉ−ランジスタ２９のゲートヲエンハンスメ
ントＭＯ５）ランジスタ２３のゲートに接続して構成す
ることにより、両ゲート接続点３３の電位がＶｃｃ＋Ｖ
ｔｈ’ 以上にならないことである。尚ｖ ｔ ｈ’は
エンハンスメントＭＯＳトランジスタ２３のしきい値で
ある。
トＭＯＳトランジスタ２３のゲート・電源間にソースφ
ドレインが接続されたＭＯＳ）ランジスタ２９を挿入し
、該ＭＯ３Ｉ−ランジスタ２９のゲートヲエンハンスメ
ントＭＯ５）ランジスタ２３のゲートに接続して構成す
ることにより、両ゲート接続点３３の電位がＶｃｃ＋Ｖ
ｔｈ’ 以上にならないことである。尚ｖ ｔ ｈ’は
エンハンスメントＭＯＳトランジスタ２３のしきい値で
ある。
もし接続３３の電位がＶｃｃ＋Ｖｔｈ’以上になると、
ＭＯＳトランジスタ２９が導通状態となって電源ＶＣＣ
側へ電流が流れて結局接続点３３の電位はＶｃｃ＋Ｖｔ
ｈ’ に落着く。
ＭＯＳトランジスタ２９が導通状態となって電源ＶＣＣ
側へ電流が流れて結局接続点３３の電位はＶｃｃ＋Ｖｔ
ｈ’ に落着く。
接続点３３の電位がＶｃｃ＋Ｖｔｈ’ であればワー
ド線出力端子３４はほぼｖｃｃレベルとなり、書込み信
号Ｗが与えられることにより、容量２４の作用によりワ
ード線電位３４をＶＷへつき上げる。
ド線出力端子３４はほぼｖｃｃレベルとなり、書込み信
号Ｗが与えられることにより、容量２４の作用によりワ
ード線電位３４をＶＷへつき上げる。
このときエンハンスメントＭＯ５）ランジスタｚ３はカ
ットオフ状態になる。
ットオフ状態になる。
もし上記ＭＯ３）ランジスタ２９が接続されていなけれ
ば、接続点３３の電位はＶｃｃ＋Ｖｔｈ’ になる可
能性があり、書込み信号Ｗが与えられてワード線電位を
つき上げようとしてもエンハンスメントＭＯ５）ランジ
スタ２３がカットオフ状態とならず、ワード線電位が高
くならない可能性がある０ 尚上記のようにＭＯＳトランジスタ２９を接続する代り
に、第５図（ａ）に示す如く第２のブースト用容量２８
の一方の電極に、禁止信号ＩＮＨが入力されたＮＯＲゲ
ートを接続して構成することもできるが、回路上の各点
に対応させて第５図（ｂ）の信号波形図に示すように複
雑なタイミングで回路動作を制御することが必要になる
。
ば、接続点３３の電位はＶｃｃ＋Ｖｔｈ’ になる可
能性があり、書込み信号Ｗが与えられてワード線電位を
つき上げようとしてもエンハンスメントＭＯ５）ランジ
スタ２３がカットオフ状態とならず、ワード線電位が高
くならない可能性がある０ 尚上記のようにＭＯＳトランジスタ２９を接続する代り
に、第５図（ａ）に示す如く第２のブースト用容量２８
の一方の電極に、禁止信号ＩＮＨが入力されたＮＯＲゲ
ートを接続して構成することもできるが、回路上の各点
に対応させて第５図（ｂ）の信号波形図に示すように複
雑なタイミングで回路動作を制御することが必要になる
。
以上本発明によれば、メモリセルを構成する素子の減少
を図り、且つ簡単な信号発生回路でデータの読出し／書
込み動作を制御することができ、高密度メモリ装置に好
適のセル構造及び駆動回路を得ることができる。
を図り、且つ簡単な信号発生回路でデータの読出し／書
込み動作を制御することができ、高密度メモリ装置に好
適のセル構造及び駆動回路を得ることができる。
第１図（ａ）〜（ｃ）は従来のメモリセル構造を示す回
路図、第２図（ａ）〜（ｃ）は本発明によるメモリセル
構造を示す回路図、第３図は同メモリセルの動作を説明
するだめの電圧−電流特性図、第４図（ａ） 、 （ｂ
）は本発明によるワード線信号発生回路図及び同回路の
各点における信号波形図、第５図（ａ） 、 （ｂ）は
他のワード線信号発生回路図及び同回路の各点における
信号波形図である。 Ｑｌ、Ｑ２：フリップ７０ツブに含まれたＭＯＳトラン
ジスタ、Ｑｏ ニドランスファゲートＭ ０３トラン、
シスタ、２３：エンノ・ンスメントＭＯＳトランジスタ
、２４．２８＝ブースト用容量、２９：ＭＯＳトランジ
スタ、Ｗ：書込み信号。 代理人 弁理士 福 士 愛 彦 ｓＩｒＩＡ ７ｉ２ｍ 第３１Ｍ ２（ 悪４ｍ（ｂ） 手続補正書 昭和５７年 ８月１２日 特許庁長官殿 １、事件の表示 特願昭５６−］３７９２４ ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 〒５４５ 大阪市阿倍野区長池町２２番２２
号名 称 （５０４） シャープ株式会社・１８代
理人 １１ 所 〒５４５ 大阪市阿倍野区長池町２２番
２２号５、補正命令の日付 自 発 ６、補正の対象 １）明細書中、発明の詳細な説明の欄 γ、補正の内容 １）明細書第１２頁第１７行目乃至第１３頁第３行目の
全文を削除款します。 ２）明細書鮪１３頁第４行目乃至第８行目の全文を次の
通り補正致します０１以上本発明によれば、各セル蟲り
のＭＯ８）ランジスタ数を少なくしたメモリを、簡単な
信号発生回路でより確実にデータの読出し／書込み動作
させることができ、高密度メモリ装置に好適のメモリセ
ル及び駆動回路を得ることができる。」 ８） Ｗ１４細書第１３頁第１５行目乃至第１７行−ｋ
。 「信号波形図、第５図（＆）・・・信号波形図である。 」とあるのを、「信号波形図である。」と補正致します
。 ４）図ｍ第５図−）、伽）を削除款します。 以上
路図、第２図（ａ）〜（ｃ）は本発明によるメモリセル
構造を示す回路図、第３図は同メモリセルの動作を説明
するだめの電圧−電流特性図、第４図（ａ） 、 （ｂ
）は本発明によるワード線信号発生回路図及び同回路の
各点における信号波形図、第５図（ａ） 、 （ｂ）は
他のワード線信号発生回路図及び同回路の各点における
信号波形図である。 Ｑｌ、Ｑ２：フリップ７０ツブに含まれたＭＯＳトラン
ジスタ、Ｑｏ ニドランスファゲートＭ ０３トラン、
シスタ、２３：エンノ・ンスメントＭＯＳトランジスタ
、２４．２８＝ブースト用容量、２９：ＭＯＳトランジ
スタ、Ｗ：書込み信号。 代理人 弁理士 福 士 愛 彦 ｓＩｒＩＡ ７ｉ２ｍ 第３１Ｍ ２（ 悪４ｍ（ｂ） 手続補正書 昭和５７年 ８月１２日 特許庁長官殿 １、事件の表示 特願昭５６−］３７９２４ ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 〒５４５ 大阪市阿倍野区長池町２２番２２
号名 称 （５０４） シャープ株式会社・１８代
理人 １１ 所 〒５４５ 大阪市阿倍野区長池町２２番
２２号５、補正命令の日付 自 発 ６、補正の対象 １）明細書中、発明の詳細な説明の欄 γ、補正の内容 １）明細書第１２頁第１７行目乃至第１３頁第３行目の
全文を削除款します。 ２）明細書鮪１３頁第４行目乃至第８行目の全文を次の
通り補正致します０１以上本発明によれば、各セル蟲り
のＭＯ８）ランジスタ数を少なくしたメモリを、簡単な
信号発生回路でより確実にデータの読出し／書込み動作
させることができ、高密度メモリ装置に好適のメモリセ
ル及び駆動回路を得ることができる。」 ８） Ｗ１４細書第１３頁第１５行目乃至第１７行−ｋ
。 「信号波形図、第５図（＆）・・・信号波形図である。 」とあるのを、「信号波形図である。」と補正致します
。 ４）図ｍ第５図−）、伽）を削除款します。 以上
Claims (1)
- 【特許請求の範囲】 １、 Ｍｏ３）うｙジスタｅ含む２個のインバータを
クロスカップルしたフリップフロップとデータ線との間
に、データの読出し／書込み用に１個のトランス７アゲ
ートＭｏｓトランジスタを接続し、該トランスファゲー
トＭｏｓトランジスタのゲートをワード線とするメモリ
セルと、電源ＶＣＣと上記リード線間に挿入されたエン
ハンスメントＭＯ９）ランジスタと、上記エンハンスメ
ントＭＯＳトランジスタのゲートに接続され、メモリセ
ル選択信号の印加でブースト作用にょ９ Ｖｃｃ＋Ｖｔ
ｈ’（Ｖｔｈ’ ：上記エンハンスメントＭＯＳトラン
ジスタ（７）Ｌキい値）を与えてワード線にほぼ電源電
圧に近い電位を発生させる容量と、 ワード線に、データ書込み動作のためにブースト作用に
より電源電圧以上の電位■ｗを与えるべくワード線に設
けられた他の容量と上記エンハンスメントＭＯＳトラン
ジスタのゲートと電源間にソ・−スとドレインが接続さ
ね、ケートカエンハンスメントＭＯ３）ランジスタのゲ
ートに更続されたＭＯＳトランジスタとを備えてなるこ
とを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137924A JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137924A JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098181A Division JPS5839117A (ja) | 1981-08-31 | 1982-06-07 | Ｍｏｓトランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841488A true JPS5841488A (ja) | 1983-03-10 |
| JPS6149758B2 JPS6149758B2 (ja) | 1986-10-30 |
Family
ID=15209861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137924A Granted JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841488A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
-
1981
- 1981-08-31 JP JP56137924A patent/JPS5841488A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149758B2 (ja) | 1986-10-30 |
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