JPH02146645A - マイクロコンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はマイクロコンピュータ・システムにおける改良
、特に動的バス・サイジング（ｄｙｎａｍｉｃｂｕｓ　
５ｉｚｉｎ３　）とパイプライン式の動作を用いたマイ
クロコンピュータ・システム、より具体的にはさらにキ
ャッシュ・サブシステムを含むそのようなシステムに関
する。

Ｂ、従来技術 ８０３８６に関する背景情報、その特性及び（キャッシ
ュ・メモリ・サブシステムを含む）マイクロコンピュー
タ・システムにおける使用は、インテル社発行の刊行物
ｒＩｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ｔｈｅ８０３８６
Ｊ　（１９８６年４月刊）及び「８ｏ３８６Ｈａｒｄｗ
ａｒｅ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ　Ｊ　（１
９８６年刊）に記載されている。８２３８５の特性及び
動作性能はインテル社の刊行物ｒ８２３８５　Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ　　３２−Ｂｉｔ　Ｃａｃｈｅ
　Ｃｏｎｔｒｏｌ　Ｉｅｒ　Ｊ　（１９８７年刊）に記
載されている。

マイクロコンピュータ・システムにおいても、他のコン
ピュータ・システムと同様に、動作速度は重要な評価基
準であり、これは多くの場合、システムの価格とバラン
スしなければならない。メインフレーム・コンピュータ
及びミニコンピユータにおける動作をスピード・アップ
するために最初に導入された多くの機構が、今では、マ
イクロコンピュータ・システムに利用されている。例え
ばキャッシュ・メモリ・サブシステム及びパイプライン
式の動作がその例である。

あるマイクロコンピュータ・システム（例えばインテル
８０３８６を用いたもの）では、パイプライン式動作が
魅力的な動作オプションである。

８０３８６／８２３８５マイクロコンピユータ・システ
ムの場合、８２３８５キヤツシユ制御装置は、８０３８
６の対応人力にＮＡ倍信号与える。

これは、所定のバス・サイクルが終了する前に８２３８
５が８０３８６にＮＡ倍信号出力して、次の動作サイク
ルのための情報（データ、アドレス、及び／又は制御信
号）を８０３８６が出力することを可能にする。接続さ
れた部品と共にタイミングが調整されるので、もしもキ
ャッシュ動作がその所定の動作であれば、所定の動作に
関する情報が既にキャッシュ・メモリにより受は取られ
ており、従って次のサイクルに対応するように８０８８
６の出力情報を変化させることは、終了されようとして
いる処理の中の動作と干渉しない。これ＝３ はまた、キャッシュ・ミス条件が発生しキャッシュ・メ
モリではなく主記憶に対する参照が必要な状況に関して
も正しい。というのは主記憶に対するアクセスは、ラッ
チ式の、従って所定の動作に関する情報を記憶するバッ
ファを経由するからである。

また８０３８６は、動的パス・サイジングと呼ばれる方
式で動作する能力を有する。８０３８６は通常３２ビツ
トの機械である。即ちデータ・パスの幅は３２ビツトで
ある。しかし、８０３８６は、１６ビツトの装置の存在
を示すために８０３８６に与えられるＢ５１６信号に応
答して、１６ビツトの装置（１６ビツトのデータしか転
送しない装置）と共に動作できる。Ｂ５１６信号は８０
３８６が３２ビツトの動作を行なっている場合に重要で
ある。もちろん１６ビツトの装置は、８０３８６が発生
し及び／又は受は取ることのできる３２ビツトのデータ
を１回の動作で転送することはできない。そこで２番目
の動作（サイクル）が必要であり、８０３８６はＢ５１
６信号に応答して自動的に次の必要なサイクルを発生す
る。

８２３８５が存在する時にこのタイプの動作が成功する
ためには、８０３８６に対してＮＡ倍信号不用意に発生
しないように、動作に参加する装置の特性に関する情報
を８２３８５が有している必要がある。上記インテル社
の刊行物に記載されているように、８２３８５は装置に
ついての情報をサイクルの開始時に必要とする。これと
対照的に、８０３８６はサイクル中のかなり後で装置情
報を受は取り且つそれに対応することができる。

あるマイクロコンピュータ・システムでは、装置のアド
レスをそのサイズと関連付けることによってこの束縛が
受容されている。従って例えば全ての３２ビツト装置は
最初の所定のアドレス範囲内により、全ての１６ビツト
装置は第２の、異なったアドレス範囲内にある。この技
術によれば、装置のサイズはそのアドレスにより判定さ
れる。

しかし、広く種々の装置を広く種々の範囲に位置付ける
という柔軟性を要求するシステムでは、この束縛は許容
できない。そのようなシステムの１つの類は１８Ｍマイ
クロチャネル・バスを用いたものである。

上記のタイプのシステムを含む、多くのシステムでは、
装置は、アドレスされた時にそのサイズを示す情報を返
す。しかし、８２３８５はバス・サイクルの開始時に装
置サイズの情報が利用できる必要があるので、この情報
がサイクル中に後でしか得られないようなシステムでは
、不用意なＮＡ倍信号生じる可能性が存在する。

Ｃ０発明が解決しようとする課題 従って本発明の目的は、８０３８６／８２３８５マイク
ロコンピユータ・システムにおいて、ＮＡ倍信号選択的
に制御し、適当な環境の下でだりその信号が８０３８６
に結合されるような構成を提供することである。他の（
適当でない）環境では、ＮＡ倍信号８０３８６に到達す
るのを阻止される。ＮＡ倍信号８０３８６に到達するの
を阻止する事はパイプライン動作を阻止する。即ちそれ
は与えられたサイクルが終了する以前に次のサイクルに
関する情報が生成されるのを阻止する。このＮＡ倍信号
柔軟な制御を用いれば、マイクロコンピュータ・システ
ムは動的バス・サイジングを用いて動作でき、−緒に動
作している装置のサイズについてサイクルの開始時に情
報が存在しなくても、種々のサイズの装置と共に動作す
ることができる。

００課題を解決するための手段 キャッシュ動作可能（ｃａｃｈｅａｂｌｅ　）装置、即
ちキャッシュに記憶できるデータを発生する装置は、必
ず８２ビツトの装置である。全てのそのような装置は、
キャッシュ動作可能性を示すアドレス（特に、タグ）を
有している。全ての他の装置（３２ビットの装置であろ
うとなかろうと）は、それらが発生する情報がキャッシ
ュ中に見い出されない事を示すアドレスを有している。

ＮＡ倍信号制御は、部分的にはキャッシュ動作可能性に
依存している。特に、キャッシュ動作可能な装置はどれ
も３２ビツトの装置なので、キャッシュ動作可能な装置
と共に動作する時は不用意なＮＡ倍信号ついて何の疑問
もない。さらに、キャッシュ・ヒツトの場合、キャッシ
ュ動作可能な装置（３２ビツトの装置）だけがキャッシ
ュ・ヒツトを生じるので、ＮＡ倍信号適正であることに
何の疑問もない。従って、動的バス・サイジングとパイ
プライン動作を可能にする重要な特徴は、キャッシュ動
作可能な（ｎｏｎ−ｃａｃｈｅａｂｌｅ　）装置にアド
レスを出す場合に８０３８６にＮＡ倍信号到達するのを
阻止又は禁止することである。

所定のサイクルの途中で（ＮＡ倍信号禁止されている場
合）、装置が８２ビツトであることが判明すると、サイ
クルは通常の方式で（パイプラインなしに）終了する。

一方、サイクルの途中で、−緒に動作中の装置が１６ビ
ツトの装置（で月つサイクルが３２ビツト・サイクル）
であることが判明すると、８０３８６は付加的な、必要
なサイクルを発生する。この動作は８２３８５に対して
完全に透明である。即ち８２３８５は２つのサイクルの
２番目を制御するのに関与しない。最後に、もし−緒に
動作している装置が８ビツトの装置であることが判明し
たならば、８０３８６は１６ビツトの装置を「見る」。

従ってそれは、装置が１６ビツトの装置である場合に記
載したのと正確に同様に動作する。言い換えると、８０
３８６は１６ビツトの装置を見るので、第１のサイクル
が終了した後（このサイクル中に、１６ビツトの装置と
一緒に動作していることが知らされる）、第２のサイク
ルが発生させられる。しかし、８２３８５に対して透明
であるのみならず、８０３８６に対しても透明に、他の
論理回路が、８０３８６の１６ビツトのサイクルの各々
を２つの８ビツトのサイクルに変換する。従って、３２
ビツトのサイクルが８ビツトの装置に向６プられでいる
場合、８２３８５は動作に全く関与せず、８０３８６は
２つの１６ビツト・サイクルを発生し、そして他の論理
回路が８０３８６の１６ビツト・サイクルの各々に対し
て動作し、２つの８ビツト・サイクルを発生する。

従って、１つの態様によれば、本発明は、係属中の動作
の終了前に次アドレス信号に応答してパイプライン式の
命令の順序制御を行なうマイクロコンピュータ・システ
ムを提供する。このマイクロコンピュータ・システムは
、所定のビット幅のプロセッサと、ローカル・パスによ
り」二言己プロセッサに結合された上記所定のビット幅
のキャッシュ・メモリ・サブシステムと、上記ローカル
・パスを上記所定のビット幅を有する他の構成要素及び
狭いビット幅の少なくとも１つの構成要素に接続する別
のパスとを有し、上記所定のビット幅を有する上記構成
要素のあるものは上記キャッシュ・サブシステムに関連
したアドレス範囲にアドレスを有し、狭いビット幅の上
記の少なくとも１つの構成要素は上記キャッシュ・サブ
システムに関連するアドレス範囲外のアドレスを有し、
上記マイクロコンピュータ・システムはさらに、上記ロ
ーカル・パス上に出力されたアドレスに応答して、上記
出力されたアドレスが上記キャッシュ・メモリ・サブシ
ステムに関連した上記アドレス範囲内に存在するか否か
を示す信号を発生するアドレス・デコーダ、及び上記ア
ドレス・デコーダ手段からの上記信号に応答して、上記
アドレス・デコーダ手段が出力されたアドレスを上記キ
ャッシュ・サブシステムに関連する範囲外であることを
示さなければ上記マイクロプロセッサへパイプライン動
作のために次アドレス信号を発生する論理装置を有する
。

Ｅ、実施例 第２図は、本発明が適用できる代表的なマイクロコンピ
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ表示装置などの）モニタ２０に接
続され、それを駆動する。システム・ユニット３０はキ
ーボード４０やマウス５０などの入力装置にも接続され
ている。印刷装置６０などの出力装置もシステム・ユニ
ット３０に接続することができる。最後に、システム・
ユニット８０は、ディスク駆動装置７０など１つまたは
複数のディスク駆動装置を含んでいる。以下で説明する
ように、システム・ユニット３０はキーボード４０やマ
ウス５０などの入刃装置及びディスク駆動装置７０など
の入出力装置に応答して、モニタ２０や印刷装置６０な
どの出力装置を駆動するための信号を供給する。もちろ
ん、当業者なら知っているように、他の通常の構成要素
も対話できる形でシステム・ユニット８０に接続できる
。本発明によれば、マイクロコンピュータ・システム１
０は、（以下で具体的に説明するように）キャッシュ・
メモリ・サブシステムを含んでおり、プロセッサ、キャ
ッシュ制御装置及びキャッシュ・メモリを相互接続する
ＣＰＵローカル・パスがあり、ＣＰＵローカル・パスは
バッファを介してシステム・パスに接続されている。シ
ステム・パスは、キーボード４０、マウス５０、ディス
ク駆動装置７０、モニタ２０、印刷装置６０などの入出
力装置に接続され、それらと対話する。さらに、本発明
によれば、システム・ユニット８０は、システム・パス
と他の入出力装置の間を相互接続するためのマイクロ・
チャネル（ＴＭ）アーキテクチャにより構成された第３
のパスも含むことができる。

第３図は、本発明による代表的なマイクロコンピュータ
・システムの様々な構成要素を示す概略的構成図である
。ＣＰＵローカル・パス２３０（データ線、アドレス線
及び制御線を含む）は、（８０３８６などの）マイクロ
プロセッサ２２５、（８２３８５キヤツシユ制御装置を
含む）キャッシュ制御装置２６０及びランダム・アクセ
ス・キャッシュ・メモリ２５５の接続を行なう。ＣＰＵ
ローカル・パス２３０にはバッファ２４０も接続されて
いる。バッファ２４０はそれ自体システム・パス２５０
に接続され、システム・パス２５０はやはリアドレス線
、データ線及び制御線を含んでいる。システム・パス２
５０は、バッファ２４０と他のバッファ２５３の間にあ
る。システム・パス２５０は、パス制御／タイミング要
素２６５及びＤＭＡ制御装置３２５にも接続されている
。アービトレーション制御パス５００はパス制御／タイ
ミング要素２６５と中央アービトレーション機構３３５
を接続する。主記憶装置３５０も、システム・パス２５
０に接続されている。主記憶装置は、メモリ制御要素３
５１、アドレス・マルチプレクサ３５２及びデータ・バ
ッファ３５３を含んでいる。これらの要素は、第１図に
示すようにメモリ要素３６１ないし３６４と相互接続さ
れている。

別のバッファ２６７ガ、システム・バス２５０とプレー
ナー・バス２７０の間に接続されている。

プレーナー・バス２７０は、アドレス線、データ線及び
制御線を含んでいる。プレーナー・バス２７０に沿って
（モニタ２０を駆動するのに使用される）表示アダプタ
２７５、クロック２８０、追加のランダム・アクセス・
メモリ２８５、（直列入出力動作に使用される）Ｒ５２
３２アダプタ２９０、（印刷装置６０を駆動するのに使
用できる）印刷装置アダプタ２９５、タイマ、３００、
（ディスク駆動装置７０と協働する）ディスケット・ア
ダプタ３０５、割込み制御装置３１０、読取り専用メモ
リ３１５など、様々な入出力アダプタやその他の構成要
素が接続されている。バッファ２５３は、マイクロ・チ
ャンネル（ＴＭ）ソケットで代表されるマイクロ・チャ
ンネル（ＴＭ）バス３２０などオプション機構バスとシ
ステム・バス２５０の間のインターフェースをもたらす
。メモリ８３１などの装置をバス３２０に接続すること
ができる。

バッファ２５３（システム・バス２５０の一方の側に結
合される）は、一方ではマイクロチャネル・バス３２０
のマイクロチャネル・ソケット８３０に結合されている
。バス３２０は３２ビツト装置、１６ビツト装置及び８
ビツト装置を含む種々のサイズの装置を接続できる。典
型的なメモリ装置３３１がバス３２０に結合されている
のが図示されている。このバスの利点の１つは、ユーザ
が種々の装置を異なったソケットに任意に挿入できる柔
軟性が勺−えられることである。それらの装置の混在及
びそれらがどのソケットにも挿入される事は固定的なア
ドレシング割り振りを不可能にするが、これが本発明の
必要な主な理由である。本発明が存在しなげれば、ここ
で述べたような８０３８６／８２３８５マイクロコンピ
ユータ・システムは、パイプライン動作を用いることが
完全に妨げられるか、又は不用意な又は不適当なパイプ
ライン動作によって誤動作が生じるであろう。

第４図は、製造業者により勧められているようなＮＡ（
次アドレス）信号の発生及び使用に関する、８０３８６
と８２３８５との間の選択された相互接続を示す。より
具体的には、ＣＰ　Ｕローカル・バス２３０とシステム
・バス２５０との間のインターフェースはバッファ２４
０であり、その構成要素は制御バッファＤＬ（データ用
）及びＡＬ（アドレス用）を含む。第４図に示すように
、ＣＰＵローカル・バスのデータ部分（ＣＰ　Ｕ　Ｌ　
ＢＤ）は、ＣＰＵローカル・バスの側でのＤ（−に関す
る１つの人力／出力接続である。同様に、システム・バ
ス２５０のデータ部分ＳＢＤは、システム・バス２５０
の側でのＤＬに対する人力／出力接続である。バッファ
ＤＬは、その入力信号ＬＤＳＴＢ、ＢＴ／Ｒ及びＤＯＥ
により制御される。

ＬＤＳＴＢはデータをＤＬ中にラッチさせ、Ｄ　ＯＥは
ＤＬの出力をエネーブルする。入力を受は取る方向（Ｃ
ＰＵローカル・バス２３０又はシステム・バス２５０）
及び出力が向けられる方向（システム・バス２５０又は
ＣＰＵローカル・バス２３０）はＢＴ／Ｒにより決定さ
れる。

同様に、バッファのアドレス部分ＡＬは、ＣＰＵローカ
ル・バスのアドレス部分（ＣＰＵＬＢＡ）から人力を受
は取り、システム・バス２５０のアドレス部分（ＳＢＡ
）に出力を与える。同様に、バッファのＡＩ一部分は２
つの信号ＢＡＣＰ及びＢＡＯＢにより制御され、前者は
ＣＰＵＬＢＡからのアドレス情報をＡＬにラッチし、後
者はシステム・バス２５０への出力をエネーブルする。

制御信号ＬＤＳＴＢ、ＤＯＥ、ＢＡＣＰ及びＢＡＯＥは
８２．３８５によって供給される。

ＣＰＵローカル・バス２３０のアドレス部分ＣＰＵＬＢ
Ａは、８０３８６から生じ、ＣＰＵローカル・バスのデ
ータ部分ＣＰ　Ｕ　Ｌ　Ｂ　Ｄは８０３８Ｇから生じま
たそこで終端する。

８２３８５はＮＡ倍信号発生する時に２つの付加的な信
号Ｘ１６及びＮＣＡを使用する。Ｘ１６信号は、−緒に
動作している装置が１６ビツトか］７ 又は３２ビツトの装置かを示す。信号Ｘ１６の１つのソ
ースはローカル・パス・アドレス・デコーダ（ＬＢＡＤ
）である。さらに、製造業者は信号Ｂ５１６が信号Ｘ１
６に結合されることを勧めている。信号Ｂ５１６は８０
３８６への入力であり、８０３８６に対して、−緒に動
作している装置が１６ビツトか３２ビツトかを示す。信
号Ｂ５１６のソースは、ＭＡＤ等の装置アドレス・デコ
ーダである。ＭＡＤは、システム・パス２５０又はそれ
に結合されたパス２７０又は３２０等の任意の他のパス
に結合された任意の装置のアドレス・デコーダを表す。

ＭＡＤ等の装置が、ＭＡ等のパスのアドレス部分上のア
ドレスを認識すると、それは信号Ｂ５１６を返す。これ
は装置が１６ビツトか３２ビツトかに依存して高又は低
になる。

キャッシュ動作不可能アドレス（ＮＣＡ）は、出力され
たアドレスがキャッシュ動作可能アドレスか否かを示す
、８２３８５への他の入力である。

キャッシュ動作可能アドレスとは、キャッシュ・サブシ
ステムと適合性があり従って８２ビツト装置である装置
に関するアドレスと定義される。この信号は、ＣＰＵロ
ーカル・パス２３０のアドレス部分からの人力によりキ
ャッシュ・アドレス・デコーダ（ＣＡＤ）により生成さ
れる。（８２３８５の）製造業者は、８２３８５へのこ
の入力を用いることによりメモリの一部をキャッシュ動
作不可能として取っておくことができる事を示唆してい
る。

第４゜図に示した構成は、下記の環境のいずれか１つの
下での（ＮＡ倍信号用いることによる）効果的なパイプ
ライン動作を提供している。

１）システム・パス２５０又はそれに結合されたいずれ
かのパスに対して接続された全ての装置が３２ビツト装
置である場合、又は ２）パス・サイクルの開始時に信号Ｘ１６が利用可能で
ある限り、システム・パス２５０又はそれに結合された
任意のパスに接続された装置が３２ビツト又は１６ビツ
トの装置である場合。

所定のパス・サイクルの開始時にＸ１６信号が得られる
時、その情報に基いて８２３８５は、ＮＡ信号が適当か
どうか、及びそれが適当でないか、生成されていないか
どうかを判定する。例えば８０３８６が３２ビツト装置
と一緒に動作している場合、ＮＡ倍信号、通常、パイプ
ライン式動作を達成するために所定サイクルの完了に先
立って生成される。一方、装置が１６ビツトの場合、Ｎ
Ａ倍信号生成されず、１６ビツトの装置と共に適当な動
作を行なうために８０３８６が第２の必要なサイクルを
発生することを可能にする。

しかし、あるパス・システムのアーキテクチャ（例えば
マイクロチャネル・パス）は、８ビツト及び１６ビツト
及び３２ビツトの装置の混在を提供する。信号Ｂ５１６
は、典型的な装置ＭＡＤがパス・サブシステム上のアド
レスを認識した後のある時間まで、返されないので、そ
れはＮＡ倍信号発生するかどうかを判定する時に８２３
８５が考慮する程に充分に早期に発生しない。従って、
マイクロチャネル・パスにより示されるような柔軟性を
有するパス・サブシステムを用いると、特にＮＡ倍信号
発生において、８２３８５の特性によりそれが不適合に
なる。

第１図は第４図と類似のブロック図であるが、本発明に
従って使用するために変更されている。

第１図に示す装置の動作を説明する前に、第４図と第１
図との間の相違を説明する。

１つの主要な相違は、信号Ｘ１６及び８２３８５からの
ＮＡがもはや使用されていない事である。

さらに、新しい論理要素ＣＬが８２３８５と８０３８６
との間に介在している。論理要素ＣＬはＣＰＬＪＮＡ信
号（８２３８５からの不使用のＮＡ倍信号取って替わる
）を発生する。論理ユニットＣＬは、８２３８５からの
ＢＡＤＳ信号（キャッシュ・ミスの有無を示す）及びＣ
ＡＤＲからのＮＣＡ信号に応答する。また論理要素ＣＬ
は、システム・パス・サイクルが読取か書込みかを示す
入力ＢＷ／ｌ’を巻重する。ＢＷ／Ｒは本発明の実施例
で使われているが、不可欠な信号ではない。

デコーダＣＡＤＲは、ＣＰＵＬＢＡのビットＡ１７Ａ−
Ａ２６及びＡ８１．からの入力に加えて、（８ビツトの
）プログラマブル・キャッシュ動作可能性ビット（ＰＣ
Ｂ　）を受は取る。実際に構成された実施例では、これ
らの８つのビットの最初のものは、ＲＯＭ空間のキャッ
シングを可能にする判定を表現する。２番目のビットは
、デコーダＣＡＤＲが、デコードされた情報に基きＮＣ
Ａを出力するか又は、ＣＰ　Ｕ　Ｌ　Ｂ　Ａ上に出力さ
れたアドレスに無関係に全てのアクセスをキャッシュ不
可能と宣言する、即ちＮＣＡを出力することのいずれか
を可能にする。最後に３番目のビットは、１つの状態で
は、アドレス空間０〜８メガバイトがキャッシュ可能で
ありアドレス空間８〜１６メガバイトがキャッシュ不可
能であることを示す。

他方の状態では、そのビットは、Ｏ〜１６メガバイトの
範囲内のアドレス空間が全てキャッシュ可能であること
を示す。もし所望であれば、このビットの効果は、単に
最初の１６メガバイトの状態をそれに続く１６メガバイ
トの範囲に反映させることにより、拡大することが可能
である。もちろん、これらの特定のキャッシュ可能性イ
ンジケータの使用は本発明にとって本質的ではない。し
がし、ＣＡＤＲがその人力を迅速にデコードしてＮＣＡ
を発生するようにＣＡＤＲを構成することは重要である
。現実に構成された実施例では、ＣＰＵ　Ｌ　Ｂ　Ａ上
の有効なアドレスからＮＣＡの発生のためのタイミング
・ウィンドウは非常に短かく、］Ｏナノ秒のオーダーで
ある。

第４図と第１図との間のさらに別の主要な相違点は、典
型的ＭＡＤが今度は、単一のＢ５１６信号（第３図の場
合のように）を発生せずに、２つの信号Ｃ５３２及びＣ
５１６を発生することである。これによりＭ　Ａ　Ｉ）
は、それ自身を３２ビツト装置、１６ビツト装置又は８
ビツト装置として識別することが可能になる。信号Ｃ８
３２はフリップフロップＦＦへの入力であり、これはＢ
　Ｓ　１．６信号を発生させるために使われる。Ｂ５１
６信号は、ＭＡＤが３２ビツト装置の場合は１状態であ
り、ＭＡＤが８ビツト又は１６ビツトの装置の場合は別
の状態になる。Ｃ５３２又はＣ５１６のどちらも発生し
ない場合、省略時解釈により装置は８ビツト装置である
。

これまで参照してきた論理方式を以下に再録する。その
中で、記号は下記の意味を有する。

Ｋ号　　　　　　　」 ／　　　　　　否定 ：＝　　　　　　記録順（等号） 組み合せ項（等号） ＆　　　　　　論理積 十　　　　　　論理和 ４く ！ 一　　−４ く ＬＯＬＩ’） つ　　ｃｏｃ。

つ　　　Ｏつ　　　Ｏつ つ　　　０　　　Ｑ ｊ　　　リ　　　り つ：〕；〕 ＋ ＋ と く ○　　ロ ＼ 絽 絽　　二 に ２　＼ ！ Ｑ　　絽 絽　　２ 〇　　〇 〇〇 ■　　− 〇 ４フ ＝ ■　＼ 口 く　　絽 の ＼囚 ← ｃｉｇｌ：０ ｐｅｉｇ の ＼ ＋ ＋ ＋ ＋ 十 ＼ 十 十 ＋ ＼　＋　＋ 以上の論理方程式において、下記の信号が、前掲のイン
テル社の刊行物中に記載又は参照されている。

ＢＡＤＳ ＢＲＥＡＤＹ （ＢＷ／Ｒ）　　　実際にはＢＷ／Ｒとして参照されて
いる。括弧は項全体が １つの信号であることを示す ために使われている。

ＣＬＫ （Ｗ／Ｒ）　　　　実際にはＷ／Ｒとして参照されてい
る。括弧は項全体が１ つの信号であることを示すた めに使われている。

ＢＡＤＳは、活性の時、システム・パス２５０上の有効
なアドレスを示す。ＢＲＥＡＤＹはシステム・パス２５
０からＣＰＵローカル・パス２３０へのレディ信号であ
る。ＢＷ／Ｒはシステム・パス２５０の読取又は書込を
定める。ＣＬＫは、プロセッサ２２５と同相のプロセッ
サ・クロック信号である。（Ｗ／Ｒ）はＣＰＵローカル
・パス２３０に関する通常の書込又は読取信号である。

式（１）〜（５）は、 Ｂｒ２ ＢＵＳＣＹＣ３８５ ＣＰＵＮＡ ｌ５ＳＩ Ｐ　Ｉ　ＰＥＣＹＣ３８５ を、定義済みの信号、前掲のインテル社の刊行物に記載
された信号、及びＮＣＡ及びＮＡＣＡＣＨＥにより定義
している。

Ｂｒ３はシステム・パス２５０の状態を反映する。状態
ＢＴ２は、前記インテル社の刊行物に定義された状態で
ある。

ＢＵＳＣＹＣ３８５もシステム・パス２５０の状態を反
映する。それは、パス状態がＢＴ］、ＢＴｌ、ＢＴＩＰ
の場合に高であり、バス状態がＢｒ３、ＢＴ２Ｐ及びＢ
ｒ３１の場合に低である。

（これらは同様にインテル社の前記刊行物に記載された
バス状態である。） ＣＰＵＮＡは、８０３８６にパイプライン動作を可能に
する信号である。これは８２３８５からのＮＡ倍信号置
き替わる信号である。

ＭＩＳＳＩは、キャッシュ可能な装置へ読込まれる６４
ビツトを取り扱うための２重サイクル中の最初のサイク
ルを定める時に活性になる。

Ｐ　Ｉ　ＰＩＥＣＹＣ３８５は、ＢＴＩＰ（これは前記
インテル社の刊行物に示されているバス状態である）の
期間中に活性になる。

ＮＣＡは、活性な時に、キャッシュ動作可能なアクセス
を示すために、ＣＰＵローカル・パス２３０上のアドレ
ス部分をデコードすることにより形成される信号である
。キャッシュ動作可能性は、タグ成分（Ａ３１〜Ａ１７
）及びプログラム可能な情報（どのタグがキャッシュ動
作不可能なアドレスではなくキャッシュ動作可能である
と解釈するかを定義する）により決定される。

ＮＡＣＡＣＨＥ波ＢＮＡ信号に類似した信号である。Ｂ
ＮＡは、ＣＰＵローカル・パス２３０から次のアドレス
を要求するシステム生成信号であリ、前記のインテル社
の刊行物に記載されている。

ＮＡＣＡＣＨＥは、ＢＮＡが３２にキャッシュに関して
形成されるがＮＡＣＡＣＨＥは６４にキャッシュに関し
て形成される点でのみ、ＢＮＡと異なっている。キャッ
シュ・メモリが３２にである限り、前記インテル社の刊
行物に記載されているようにＮＡＣＡＣＨＥ信号はＢＮ
Ａ信号により置き替えることができる。

式（３）を見ると、第１行及び第２行にセット項が見い
出される。第１行の項はパイプライン動作を示す。／Ｍ
　Ｉ　Ｓ　Ｓ　１は３２ビット動作を示し、従ってＣＰ
ＵＮＡは適当である。第２行の項は、パイプラインなし
に早期に終了するサイクル、例えば／ＢＲＥＡＤＹであ
る。式（４）を参照すると、第１行及び第２行の項はセ
ット項である。両者共にＮＣＡに依存する。

第５図はバッファ及びデコーダ２５４（パス２７０に付
属）並びにバッファ２５３（マイクロチャネル・パス８
２０に付属）に関連した装置の詳細である。既に述べた
ように、第１図の装置は、３２ビツトのサイクルが８又
は１６ビツトの装置に向けられる時に２つの１６ビツト
のサイクルを供給し、従って８２３８５に対して透明な
方式で動作する。第５図の装置は、８０３８６に対して
透明な方式で、８ビツト装置に向りられだ各１６ビツト
のサイクル毎に２つの８ビツトのサイクルを発生させる
ために用いられている。

より具体的には、この装置は制御論理ＣＬ　Ａ、シーケ
ンサＳ、及びデータ線の選択的な一方をデータ線の他方
に結合する被制御結合器Ａ　Ｌ　Ｓを含む。

より具体的には、第５図に示すように、信号ＤＩＲ及び
／Ｇの制御の下に、下位８ビツト（ＤＯ〜Ｄ？）を第２
のセグメント（Ｄ８〜Ｄ１５）に結合することができる
。さらに、転送の方向（左から右へ、又はその逆）もＤ
ＩＲにより制御される。

より具体的には、８０３８６により生成される１６ビツ
トのサイクル中に、データがデータ・バスの下位１６ビ
ツト上に置かれる。８０３８６により生成された１６ビ
ツトのサイクルを、適当なＭＡＤのための２つの８ビツ
トのサイクルに変換するために、第５図上に示したハー
ドウェアは、１６ビツトの動作が８ビツト装置ＭＡＤに
は２つの８ビット動作のように見えるようにする一方、
８０３８６には２つの８ビツト・サイクルが単一の１６
ビツト・サイクルのように見えるようにする。

制御論理ＣＬＡは、変換サイクル制御のためにデコード
機能を実行する。それζよ変換サイクルが生じなければ
ならない時を検出し、データ・バスの下位８ビツトをデ
ータ・バスの２番目の８ビツト・セグメントに結合する
ＡＬＳのＧＡＴＩＥ２４５及びＤＩＲ２４５の信号を制
御する。ＣＬ　Ａに関する論理式は後述する。変換サイ
クルの条件が検出されると、信号ＤＡＴＡＣＯＮＶがシ
ーケンスを活性化する。信号Ｃ５１６は、不活性の時、
８ビツト装置の存在、従って変換の必要性を知らせる。

信号Ｃ５１６は、活性の時、１６ビツト又は８２ビツト
の装置を示す。Ｑｌは、変換サイクルの最初の半分の終
了を示すためにシーケンス中で使用される。信号ＤＡＴ
ＡＣＯＮＶ及びＱｌはシーケン勺Ｓへの人力である。シ
ーケンサＳは２つの機能を実行する。１つは、サイクル
の第２の半分が開始するまで８０３８６を非レデイ状態
に保持することである。ＡＲＤＹＥＮは、８０３８６に
サイクルを終了させないように、論理１に駆動される。

また、シーケンサは、１つの８ビツト・サイクルの終了
及び２番のサイクルの開始を生じさぜる。ＡＬＴＡＬＥ
は論理１をＡＯアドレス線にクロックし、待機状態ジェ
ネレータを再始動させる。ＣＭＴＬＯＦＦは活性のコマ
ンド信号を不活性にし、そして再び活性にして、１つの
サイクルの終了と他のサイクルの開始を生じさせる。Ｃ
０ＮＶＡＯは、変換サイクルの第２半分に関してＡＯを
論理１にするためにＡＯアドレス・タッチへの入力とし
て使われる。

完全な１６ビツトー８ビツト変換サイクルは、時間及び
機能において、２つの連続した８ビツト・サイクルと等
価である。

これまで参照し、第５図に示されている信号は、下記の
ように定義される。

１６ビツト・メモリ装置 選択 １６ビツト１１０装置選 択。括弧は、この表現が 単一の信号に関すること を示すために使われてい る。

ＡＥＮＩ、ＡＥＮ２　　ＤＭＡコントローラからのアド
レス・エネーブル。

ＣＰ　Ｕコマンド信号 ｃｐｕコマンド信号 バス高エネーブル。これ はデータがデータ・バス の高位８ビツト・セグメ シト上に現れるべき時を 示す。

最下位アドレス線。

待機状態ジェネレータ出 力（２番目の状態の出 力）。

ＡＯ ＭＥＭＲ，ＭＥＭＷ １０Ｒ，ＩＯＷ ＢＨＥ ＭＥＭＣ５１６ （ｌ１０Ｃ５１６） ＤＯ〜Ｄ７ Ｄ８〜Ｄ１５ ＲＤＹＥＮ ＡＬＴ　　　ＡＬ　Ｅ （活性時に高） ＣＯＮＶ、　　ＡＯ （活性時に高） データ・パスの下位８ビ ット・セグメント。

データ・パスの２番目の ８ビツト・セグメント。

８２２８４［？］に対す る非同期的レディ・エネー プル。２つの８ビツト・ サイクルを発生させるた めに変換サイクルにおい て待機状態を付加する。

代替アドレス・ラッチ。

ＡＯを論理１にクロック し、待機状態ジェネレー タを第２の８ビツト転送 のために再始動する。

変換サイクルＡＯ０ ＡＯが２番目の８ビツト・ サイクルに関して増計数 するように、ＡＯアドレ ス・ラッチに論理１を与 ＣＮＴＬＯＦＦ える。

制御オフ。１つの８ビツ ト・サイクルを終了させ ２番目の８ビツト・サイ クルを開始させるために ３クロツク［？］の間、 活性コマンド信号をター ン・オフする。またＣＮ ＴＬＯＦＦは、最初の８ ビット転送の時に（読取 サイクル中に）ｃｐｕに 下位データ・パスをラッ チするためにも使われる。

８２２８８への入力。

αフ 絽 エ ロ Ｘ　　　　　　００ ＼　　Ｏ＜＜ ト 第７図は、ラッチＤＬ、システム・バス２５０とＣＰＵ
ローカル・バス２３０との間の人力／出力接続及び制御
信号ＬＥＤＭＡの詳細を示している。第６図は、信号Ｌ
ＥＤＭＡを、ＣＰＵローカル・バス２８０上の他の信号
（第６図の上部１／８にｒ８２３８５０−カル・バス信
号（２５ＭＨ２）Ｊと表示）、オプション機構バス３２
０上の信号（「マイクロチャネル・パス３２０信号」と
表示）及びシステム・バス２５０上の信号（図の下部１
／８にｒＤＭＡ信号」と表示）に関係付けられている。

第６図の上部１／３に示されているように、ＣＰＵロー
カル・バス２３０は同期的にクロックされるバスである
（クロックＣＰＵＣＬＫ２及びＣＰＵＣＬＫが関連して
いる）。中央の部分（第６図の主要部分を構成する）は
、ＣＰＵローカル・バス２３０上の単一のサイクルを示
している。サイクルの開始は左端の垂直線により示され
、サイクルの終りは右端の垂直線により示されている。

第６図の下部１／３に示されるように、ＣＰＵローカル
・バス２３０上でサイクルが開始すると、システム・バ
ス２５０からバス３２０に延びるサイクルに関して、コ
マンド信号ＳＳＯ＊及びＳＳ１が活性（低）になる。そ
の後すぐに、アドレスがバッファ２５３（ＡＤＬｅ：（
と表記）にラッチされる。その後、信号ＣＭ　Ｄ　＞：
（も活性（低）になる。システム・バス２５０及びオプ
ション機構バス８２０上のＤＭＡサイクルの開始を定め
るのはこの時点である。これは第６図の下部１／３に延
びる第３の垂直線（左側）の続きにより示される。ＤＭ
Ａサイクルの開始後すぐに、信号ＤＭＡ５Ｏ及びＤＭＡ
５１が活性（低）になる。第６図に示すように、信号Ｄ
　Ｍ　Ａ　ＲＤ　Ｙ　）：（はその後状態を変える。Ｄ
　Ｍ　Ａ　ＲＤ　Ｙ　＊の次の遷移の時（下方への遷移
）、必要なデータはシステム・バス２５０上に置かれる
。従って、信号ＬＥＤＭＡは状態を変化させる（上方へ
の遷移）。これはシステム・バス２５０上のデータをラ
ッチＤＬにラッチさせる効果を有する。ＬＥＤＭＡにお
ける状態の変化を生じさせるのと同じ遷移が（第６図の
矢印に示すように）　Ｂ　ＲＥ　Ａ　Ｄ　Ｙ　＊に対し
ても影響を有する。言い換えると、Ｄ　Ｍ　Ａ　ＲＤ　
Ｙ　）：（が低であるとサンプルされると、必要なデー
タは既にラッチＤＩ、にラッチされており、ＤＭＡチャ
ネルはバス２５０を解放している。例えば第６図に示す
ように、Ｄ　Ｍ　Ａ　ＲＤ　Ｙ　）ｊ（の遷移はＢ　Ｒ
Ｅ　Ａ　Ｄ　Ｙ　＊の遷移に先行する。ＢＴ２の次の上
方遷移の時に、ＣＰＵサイクルは安全に終了できる。（
これは第６図の右端の垂直線である。）第６図に示すよ
うに、ＣＰＵサイクルの終了は（マイクロチャネル・バ
ス３２０上の）　ＣＭ　Ｄ　＊の状態変化を生じ、また
ＬＥＤＭＡを解放する効果も有する。というのはサイク
ルの終了時にＣＰＵ２２５がラッチＤＬからデータを受
は取ったからである。

これまで、ＣＰＵサイクルの終了に先行するもの及びＣ
ＰＵサイクルの終了に必要なものは先行するＤＭＡサイ
クルの終了であることを説明した。

この事は、ＣＰＵが次のサイクルを開始する（第６図の
右端の垂直線の右側）時、ＤＭＡサイクルが早期に完了
し、従ってＤＭＡサイクルの途中で駆動されていたデー
タがバスに存在しないことが保証される。

従って本発明は、適当な時にＣＰＵＮＡを選択的に発生
することにより、（マイクロチャネル・バス３２０に不
可欠の柔軟性を提供する）動的バス・サイジングとパイ
プライン動作との間の調停をはかつている。前述のよう
に、ＣＰＵＮＡは、係属中のサイクルの終了に先立って
ＣＰＵＮＡが生じる場合は、キャッシュ動作可能アクセ
スの検出に依存する。一方、キャッシュ動作不可能アク
セスが検出された場合は、パイプライン動作が制御され
、即ちサイクルが終了した事をシステム・バス２５０が
示す（ＢＲＥＡＤＹが出力される）までＣＰＵＮＡは出
力されない。

同時に、バッファＤＬを通じて同期的ＤＭＡ機構と同期
的（但し異なったクロックにより駆動される）ＣＰＵロ
ーカル・バスの間で調停性が形成される。ＤＭＡサイク
ルがＣＰＵローカル・バス２８０により開始される間、
ＣＰＵローカル・バス２８０上のサイクルはＤＭＡサイ
クルの終了後まで終了しない。

Ｆ０発明の効果 本発明を用いれば、マイクロコンピュータ・システムで
１６ビツト及び３２ビツトの周辺装置の混在と種々のア
ドレスへの割付けが可能になり且つアドレス・パイプラ
イン動作を行なうことが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例に従った８２３８６と８２３８
５との間の接続を示すブロック図、第２図は典型的なマ
イクロコンピュータ・システムの全体図、 第３図は本発明を用いた典型的なマイクロコンピュータ
・システムの主要部の詳細なブロック図、第４図は従来
方式による８０３８６と８２３８５との間の接続を示す
ブロック図、 第５図は８２３８５及び８２３８６に対して透明な１６
−８ビツト・サイクル変換を処理する装置の詳細なブロ
ック図 第６図はシステム・バス上に生じつる競合を避けるよう
にいかにして同期的ＤＭＡサブシステムがＣＰＵローカ
ル・バスにインターフェースされるかを示すためのラッ
チＤＬ及びその制御信号ＬＥＤＭＡに関するタイミング
図、 第７図はラッチＤＬ及びその制御信号ＬＥＤＭＡに関す
るブロック図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 手 続 補 正 書 （自発） 平成 １年 ７月１７［」

Claims (1)

【特許請求の範囲】
1. （１）所定のビット幅のプロセッサと、 上記所定のビット幅を有し、ローカル・バスにより上記
   プロセッサに結合されたキャッシュ・メモリ・サブシス
   テムと、 上記ローカル・バスを上記所定のビット幅を有する他の
   構成要素及び狭いビット幅を有する少なくとも１つの構
   成要素に接続する別のバスとを有し、 上記所定のビット幅を有する上記構成要素の少なくとも
   あるものが上記キャッシュ・サブシステムに関連するア
   ドレス範囲内にアドレスを有し、狭いビット幅を有する
   上記少なくとも１つの構成要素が上記キャッシュ・サブ
   システムに関連するアドレス範囲外のアドレスを有する 係属中の動作の完了前に次のアドレス信号に応答してパ
   イプライン式の命令の順序制御を行なうマイクロコンピ
   ュータ・システムであつて、上記ローカル・バス上に出
   力されたアドレスに応答して、上記出力されたアドレス
   が上記キャッシュ・メモリ・サブシステムに関連する上
   記アドレス範囲内にあるか否かを示す信号を発生するア
   ドレス・デコーダ装置と、 上記アドレス・デコーダ装置に応答して、上記アドレス
   ・デコーダ装置が上記出力されたアドレスを上記キャッ
   シュ・サブシステムに関連する範囲外であると示さなけ
   れば、パイプライン式動作に関して上記プロセッサに次
   のアドレス信号を発生する論理装置とを有するマイクロ
   コンピュータ・システム。