JPH02148245A - バッファメモリ構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばデータ記憶装置（例えばテープ駆動機
構）とデータ処理システム（例えばホストコンピュータ
）の間に挿入される双方向性インタフェースに用いられ
るバッファメモリ構成に関する。

（従来の技術） 双方向性インタフェースのためのバッファメモリ構成と
しては： 複数の記憶場所、データポート及びアドレスポートを備
えたバッファメモリと； 前記バッファメモリからのデータの人力及び出力毎に設
けられた複数のデータチャネルと；前記メモリのアドレ
スポートに接続されて、メモリのデータポートをデータ
チャネルのうちの選択されたデータチャネルに接続し、
選択されたデータチャネルと、メモリ内の選択された記
憶場所との間におけるデータの転送に制御を加えるメモ
リアクセス制御手段からなるタイプのものが知られてい
る。

メモリアクセス制御手段は、一般にＤＭＡ　（直接メモ
リアクセス：　ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｃｓ
ｅｓ）コントローラと称される。こうしたコントローラ
はプロセッサーでプログラムすることにより、バッファ
メモリと特定のデータチャネル間におけるブロック転送
のパラメータを指定することが可能な内部レジスタを備
えている；コントローラが作動して転送が行われると、
転送プロセスはプロセッサーとは無関係にコントローラ
による制御を受けることになる。

（発明が解決しようとする課題） こうしたＤＭＡ制御装置は融通性が高いが、転送を始約
る順序の決定は制御プロセッサーに依存している。この
制御プロセッサーは何らかのチャネル優先順位案に従っ
てこの決定を行うことになる。しかしながら、こうした
案は優先順位が低い方のチャネルの要件を満たすには不
十分であることが多い。

最近、ビデオメモリシステムの領域における活動が活発
になってきた。これらのシステムは極めて特異な要件を
有しており、一般に１つの人力チャネル、１つの出力チ
ャネル及び再生回路要素を備えたビデオメモリから構成
されている。こうしたビデオメモリシステムの一例が１
９８８年９月７日に公開された欧州特許出願第０２８０
゜８８２号（ＲＣＡ）　　に記載されている。しかしな
がら、こうしたメモリシステムは本質的に単向性のため
、データ記憶装置とのインタフェースに利用することは
できない。

従って、本発明の目的の１つは、規則的なアクセスを必
要とする複数の双方向性データチャネルに対するサービ
スに適したバッファメモリ構成を提供することにある。

（発明を解決するための手段） 本発明のこの目的に従って、双方向性インタフェースに
用いられるバッファメモリ構成は複数の記憶場所、デー
タポート及びアドレスポートを備えたバッファメモリで
構成される。該バッファメモリ構成は、さらにバッファ
メモリからのデータの入力及び出力のための複数のデー
タチャネノベメモリアクセス制御手段及び複数のデータ
チャネルのそれぞれに対する複数の先入れ先出しくＦＩ
ＦＯ）データ記憶装置から構成されている。メモリアク
セス制御手段は、メモリアドレスポートに接続されてお
り、メモリデータポートをデータチャネルのうち選択さ
れたデータチャネルに接続して、データチャネルのうち
選択されたデータチャネルとメモリの選択された記憶場
所との間におけるデータ転送に制御を加える働きをする
。メモリアクセス制御手段は、サービスサイクルの各所
定位置において所定のシーケンスで、周期的にデータチ
ャネルのサービスを行うように構成されている。またバ
ッファメモリ構成は各データチャネルに対応する先入れ
先出しデータ記憶装置を備えており、この先入れ先出し
データ記憶装置は、データチャネルのうち対応するデー
タチャネルがサービスを受けていないサービスサイクル
の部分において、データチャネルのうち対応するデータ
チャネルを介して到着するデータの最大可能累積量を保
持するに十分な容量を有している。

さらに、本発明によれば、チャネル間のサービスサイク
ルは、チャネルが必要とするデータ転送速度に対応する
。

さらに、本発明によれば、バッファメモリはランダムア
クセスに適用可能な通常のアクセスモードと、メモリの
隣接した記憶場所に順次アクセスを行う際に適用可能な
高速アクセスモードの両方で動作し得る、ダイナミック
ＲＡＭチップで構成することもできる。ダイナミックＲ
ＡＭチップが定期的な再生を必要とする場合には、サー
ビスサイクルにメモリの再生部分が含まれ、サービスサ
イクル全体の所要時間もバッファメモリに対する最低の
再生要件を達成することが可能な程度に設定される。

本発明によれば、バッファメモリ構成は、ホストコンピ
ュータと記憶装置との間のインタフェースに有効に利用
することができる。例えば、データチャネルの１つは、
ホストコンピュータとバッファメモリ間におけるデータ
転送を可能にし、一方、もう１つのデータチャネルは、
記憶装置とバッファメモリ間におけるデータ転送を可能
にする。

バッファメモリ構成は、バッファメモリとマイクロプロ
セッサ−制御サブシステムとの間のデータ転送に役立つ
データチャネルを備えたマイクロプロセッサ−制御サブ
システムで構成することも可能である。

（実施例） 以下に本発明に基づくバッファメモリ構成の好適な実施
例について、添付図面を参照しながら説明する。

第１図に示す構成の場合、データ処理システム（この場
合、ホストコンピュータ）は、データ記憶装置（この場
合、テープ駆動機構）とインタフェースしている。ホス
トコンピュータ（不図示）は、バスシステム１１によっ
てインタフェース装置の人力／出力回路１０に接続され
ている。テープ駆動機構（不図示）は、パスシスム１３
によってインタフェース装置の人力／出力回路１２に接
続されている。一般に、インタフェース装置はテープ駆
動機能自体と一体化されており、バスシステム１３は内
部システムであり；一方、ハスシステム１１は外部シス
テムであって、このシステムを介した通信は、ＳＣ３Ｉ
プロトコルのような標準プロトコルに従い、入力／出力
回路１０によって処理されるバスシステム１１を介した
対話で行われる。

人力／出力回路１０及び１２に加えて、インタフェース
装置はマイクロプロセッサ・サブシステム１４と、バッ
ファメモリ・サブシステム１５から構成される。マイク
ロプロセッサ・サブシステム１４には、マイクロプロセ
ッサ、制御プログラムを記憶するＲＯＭ及びＲＡＭが含
まれている。

マイクロプロセッサ・サブシステム１４の機能は、イン
タフェース装置の全体操作に制御を加えることであり、
この制御はマイクロプロセッサ・サブシステムと、入力
／出力回路ｔｏ、１２と、バッファメモリ・サブシステ
ム１５との間に延びるマイクロプロセッサ・バスシステ
ム１Ｇヲ介シて力［゛えられる。人力／出力回路１０及
び１２は、それぞれバスシステム１７及び１８によって
バッファメモリ・サブシステム１５に接続されている。

データの記憶時、マイクロプロセッサ・サブシステム１
４は、バスシステム１１、入力／出力回路１０及びバス
システム１７を介したホストからバッファメモリ・サブ
システム１５へのデータ入力、及びバスシステム１８、
入力／出力回路１２及びバスシステム１３を介したバッ
ファメモ１月５からテープ駆動機構への後続データ転送
に制御を加える。バッファメモリ・サブシステム１５に
よって、ホストシステムとテープ駆動機構の異なるデー
タ転送速度及びフォーマットが互いに整合可能になる。

マイクロプロセッサ・サブシステム１４により、また、
バッファメモリ・サブシステム１５へのデータの読み取
りと、テープ駆動機構へのデータの読み出しとの間にお
ける再フオーマツト機能を実施することが可能になる。

この機能の実施に際して、マイクロプロセッサ・サブシ
ステム１４により、サブシステム１５からデータが読み
取られ、例えばフォーマット制御コードを付加して異な
る構成で、バッファメモリ・サブシステムに書き戻され
る。

データを読み返す際、マイクロプロセッサ・サブシステ
ム１４は、バスシステム１３、人力／出力回路１２及び
バスシステム１８を介したテープ駆動機構からバッファ
メモリ・サブシステム１５へのデータの読み取り、及び
バスシステム１７、人力／出力回路１０及びバスシステ
ム１１を介したバッファメモリ・サブシステム１５から
ホストコンピュータへの読み出しの監督を行う。さらに
、マイクロプロセッサは、バッファメモリ・サブシステ
ム１５に保持されているデータの逆フォーマットを行っ
てデータ記憶時に実現したものにすることも可能である
。

上述のようにインクフェース装置にデータを通すだけで
なく、マイクロプロセッサ・サブシステム１４は、対応
する入力／出力回路とバスシステムを介して、ホストコ
ンピュータ及びテープ駆動機構との制御信号の交換を行
う。上述のように動作するインタフェース装置は、邑該
技術において周知のところであり、従って、本書では図
示の装置の動作についてこれ以上の説明は加えない。

第１図に示すバッファメモリ・サブシステム１５には、
例えば複数のダイナミックＲＡＭチップ（個々には不図
示）によって構成されたバッファメモリ２０のブロック
が含まれている。バッファメモリにはアドレスポー）２
１とデータポート２２が設けられており、後者はバッフ
ァメモリデータバス２３に接続されている。バスシステ
ム１６、１７及び１８のデータバスはそれぞれＦＩＦＯ
（先入れ先出し：ｆｉｒｓｔ−ｉｎ　ｆｉｒｓｔ−ｏｕ
ｔ　）記憶装置２４．２５及び２６を介して、バッファ
メモリデータバス２３に接続されている。

バッファメモリ２０のアドレスポート２１は、バッファ
メモリ・サブシステム１５のＤＭＡ　（直接メモリアク
セス）制御装置２７に接続されている。

マイクロプロセッサ・バスシステム１６がＤＭＡ制御装
置２７に接続され、バッファメモリ２０と、バスシステ
ム１６．１７及び１８によって構成された３つのデータ
チャネルとの間における、マイクロプロセッサ・サブシ
ステム１４によるＤＭＡ転送のセットアツプが可能にな
っている。ＤＭＡ制御装置２７は、ライン２８を介して
ＦＩＦＯ記憶装置２４．２５及び２６に出力される制御
信号によって特定のデータチャネルを選択するようにな
っており、このＦＩＦＯ記憶装置は、これら制御信号の
制御下で、選択的にバッファメモリデータバス２３に接
続される。

第２図にはＤＭＡ制御装置２７がさらに詳細に示されて
いる。標準的な方法の場合、ＤＭＡ制御装置には複数の
レジスタ対３０Ａ、３０Ｂ　　；３１Ａ、３１８３２Ａ
、　３２Ｂが含まれており、これらに対して、必要なり
ＭＡ転送パラメータがマイクロプロセッサ・サブシステ
ムにより書き込まれる。レジスタ３０Ａ及び３０Ｂには
バッファメモリとＳＣ３Ｉ人力／出力回路１０間で必要
なりＭＡ転送のブロック長と開始アドレスが含まれてお
り；レジスタ３０Ｂには、さらに転送がバッファメモリ
からの読み取りか、あるいはバッファメモリへの書き込
みかを示すフラグも納められている。レジスタ３１Ａ及
び３１Ｂにはバッファメモリと駆動人力／出力回路１２
間における転送に関して、同様の情報が含まれており、
一方、レジスタ３２Ａ及び３２Ｂにはバッファメモリと
マイクロプロセッサ・サブシステム１４間における転送
に関して同様の情報が納められている。もう１つのレジ
スタ３３には、次に再生すべき記憶場所のアドレスが含
まれている（バッファメモリは、この例の場合、ダイナ
ミックＲＡＭで構成されている）。

ＤＭＡ制御装置２７には、メモリアクセス制御装置３４
が設けられている。このメモリアクセス制御装装置３４
は周期的に動作して、システム１６．１７及び１８によ
って構成される３つのデータチャネルに対するサービス
を行い、バッファメモリを構成するダイナミックＲＡＭ
の再生を可能にする。

第３図には、典型的なバッファサービスのすイクルに関
する構成が示されているが、これから明らかなように、
ＳＣ３Ｉ人力／出力回路１０のサービスを行うデータチ
ャネルに、＋＋　、　＋＋　メモリアクセスが割り当て
られ、駆動人力／出力回路１２のサービスを行うデータ
チャネルに、”　ｂ　”メモリアクセスが割り当てられ
、マイクロプロセッサ・サブシステム１４のサービスを
行うデータチャネルに′″ｃ”メモリアクセスが割り当
てられ、メモリ再生に”ｄ″′′メモリアクセスり当て
られる。データチャネルと再生要件との間におけるバッ
ファサービスサイクルの分割は、関係する必要なデータ
転送速度に比例する（必ずしも正比例でなくてもよいカ
リ。＋ｂ 及び”　ｄ　”の値はマイクロプロセッサ・サブシステ
ム１４によって設定可能である。

このサービスサイクルのＳＣ３Ｉデータチャネルの段階
では、制御ユニット３４がＦＩＦＯ２５をバッファメモ
リデータバス２３に接続し、レジスタ３０Ａ、　３０Ｂ
に納められた情報を利用して、バッファメモリ２０のア
ドレスポートに対して適合するアドレスを生成する。こ
の後者の機能は、レジスタ３０Ａの選択に利用されるア
ドレス・マルチプレクサ３９によって、また、各メモリ
のアクセスを行った後アクセスアドレスを進める制御ユ
ニット３４によって実施される。サービスサイクルの段
階３５において、ｓｃｓ　ｒデータチャネルへのデータ
転送／５Ｃ３Ｉデータチヤネルからのデータ転送が不要
であるか、あるいは必要な転送が完了している場合には
、メモリ制御ユニット３４は次のサービスサイクルの段
階に進まずに、段階３５をカウントアウトする。

サービスサイクルの段階３５が完了すると、制御ユニッ
ト３４はデータバス２３からＦＩＦＯ２５を切断する。

次にサービスサイクルの段階３６に入り、バスシステム
１８によって構成されるデータチャネルのサービスを行
う。この段階３６は、段階３５に関する上記のやり方と
ほぼ同様に進行するが、ここでは、ＦＩＦＯ２６がデー
タバス２３に接続され、レジスタ３１Ａ、　３１Ｂに納
められた情報を利用して、アドレスマルチプレクサ３９
からバッファメモリ２０のアドレスポート２１に供給さ
れるアドレスに対して制御が行われる。

同様にサービスサイクルの段階３７においては、ＦＩＦ
Ｏ２４が選択的にデータバス２３に接続され、レジスタ
３２Ａ、　３２Ｂに納められた情報に従って、バッファ
メモリとマイクロプロセッサ・サブシステム１４間にお
けるデータ転送が行われる。

サービスサイクルの第４の、そして最終の段階３８にお
いて、メモリ再生回路要素（不図示ではあるが、バッフ
ァメモリ２０に組み込まれている）が使用可能になり、
バッファメモリを構成するダイナミックＲＡＭの記憶場
所（アクセス毎に１列）を再生する。再生される記憶場
所は、レジスタ３３に納められた再生列アドレスによっ
て決まり、このアドレスは各列が再生される毎に進めら
れる。

ＦＩＦＯ記憶装置２４．２５及び２６０目的は、サービ
スサイクルにおいて、対応するチャネルのサービスが行
われていない段階にある間にデータチャネルを介してバ
ッファメモリへ転送されるデータの一時記憶を行うこと
にある。従って、各ＦＩＦ○記憶装置の容量は、サービ
スサイクルにおいて、対応するチャネルのサービスが行
われていない段階にある間に、該チャネルを介して受信
されるデータの最大可能量を保持するのに十分でなけれ
ばならない。このため、ＦＩＦＯ記憶装誼のサイズは、
そのチャネルにおけるデータ転送速度と、値ａ、　　ｂ
、　　ｃ及びｄの比率によって決定される。

さらに、ＦＩＦＯ記憶装置２４．２５及び２６は、バッ
ファメモリからのデータ出力転送速度と、現在サービス
を受けているチャネルのデータ転送速度との整合をとる
働きをする；一般に、チャネルのデータ転送速度の方が
低くなり、対応するＦＩＦＯがメモリから受信したデー
タバーストを平滑化する働きをする。

上述のように、量ＩＩａＩＩ、　ＩＴＩ、′Ｃ″′及び
”ｄ″′の値は、バスシステム１７．１８及び１６によ
って形成されたデータチャネルのデータ転送速度によっ
て決まる。従って、ホストに対するＳＣ３Ｉチャネルの
データ転送速度が約１０メガバイト／秒で、一方、テー
プ駆動機構に対するチャネルのデータ転送速度が１メガ
バイト／秒である場合には、″′ａ″対″′ｂ゛′の比
率はおよそ１０；１になる。

ただし、相対的なチャネルのデータ転送速度は必ずしも
量＋＋ａ＋＋、＋″ｂ”ｌＩＣ１″及びＩＩ　ｄ　＋＋
の最適な比率に対する唯一の決定要素ではない。例えば
、この場合のようにバッファメモリがダイナミックＲＡ
Ｍチップで構成されている場合には、般にこうしたチッ
プによって得られる高速ページアクセスモードを最大限
に利用し、同時に通常の、ただしより低速のランダム読
み取り／書き込みモードの利用を最小限に抑えることが
可能かという点が、考慮すべきもう１つの要因となる。

ランダム読み取り／書き込みアクセスモードの場合、行
アドレスと列アドレスの両方ともストロービングを施し
てメモリーに送り込む必要がある。この結果、アクセス
時間は最速の現在のダイナミックＲＡＭについて、マー
ジンを気にしなければ１６０ｎＳに制限される。高速ペ
ージモードの場合、まず行アドレスのストロービングが
行われ、これに５１２の列アドレスが続くのが普通であ
る。高速ページモードにおける最初のアクセスはランダ
ム読み取り／書き込みが有効であり、１６０ｎＳかかる
が、順次列アクセスは８０ｎｓ　Ｌかかからない。ＤＭ
Ａ転送は順次アドレスを利用するので、一般１にこの高
速ページモードが適用可能である。高速ページアクセス
モードを最大限に利用することによって、バッファの全
帯域幅も最大にすることが可能になる。

ダイナミックＲＡＭについて、この例をさらに詳細にわ
たって考察することにして、高速ページモードのアクセ
ス時間をｕ　ｔ　＋＋と仮定する。

一般にランダム読み取り／書き込みアクセス時間は、こ
の値の２倍、即ち°’２ｔ”である。５Ｃ３Ｉの段階３
Ｓの場合、この段階の開始時に１つの長いアクセス期間
があり、これに高速アクセスが後続することになる。し
かし、最悪の場合、転送はページの境界を越えて行われ
ることもある。この場合、新しい行アドレスにおけるス
トロービングには、特に長いサイクルが必要になる。従
って、最悪の場合、２つの長いサイクルと、（ａ−２）
の短いサイクルが生じることになる。

このため、ＳＣ３Ｉ段階３５の持続時間Ｐも、また； Ｐｓｃｓ　＋　＝　（ａ　２）　ｔ　＋　２　Ｘ２ｔに
なる。

同様に駆動段階３６及びマイクロプロセ、ノサ段階３７
の持続時間は： ＰＩｌｌ＝（ｂ−２）＋＋　２　ｘ２ｔＰ）ＩＰ　＝　
（ｃ−２）　ｔ　＋　２　ｘ　２を再生段階３８の場合
、行アドレスのストロービングしか行われないので、こ
れは常にサイクルが長くなる。従って、再生段階は： Ｐｒｅｒ　＝２ｄｔ になる。

従って、最悪の場合、バッファサイクル時間Ｔ　ｗｏ□
、は、 Ｔ　ＷＯＲ５Ｔ　＝Ｐ　５Ｃ５Ｉ＋Ｐ　Ｄ　＋　Ｐｘｐ
　　＋ｐ　、、ｒ（ａ＋ｂ＋ｃ　　±２ｄ＋６）ｔ から得られる。

これから、バッファの最悪の場合の帯域幅を求めること
ができる。バッファサイクル当たりのメモリアクセスの
数は、（ａ＋ｂ＋ｃ十ｄ）であり、最悪の場合のバッフ
ァ帯域幅Ｂ　’Ａ　ｂ　ｕ　ｆは、により得られる。

整理すると： となり、これは（ａ＋ｂ＋ｃ＋ｄ）が無限に向かい、期
待される高速アクセス時間の逆数になると最大のバッフ
ァ帯域幅が得られることを意味している。しかしながら
、これは、一般的なダイナミックＲＡＭの場合には、再
生段階において少なくともｇｍｓ毎に確実にメモリの再
生を行う必要があるため、実際的ではない。

他のチャネルの帯域幅は、同様に下記のように求めるこ
とができる。

キロバイト７秒の帯域幅を備えなければならない。

・再生帯域幅は５１２ページの再生について普通はｇｍ
ｓ、即ち、１ページ／１５．７μｓ又は６４キロバイト
／秒を満たさねばならない。

ｔ　＝ｌＱＱｎｓの場合（約２０ｎｓのマージンを見越
している）、適合するａ：ｂ：ｃ：ｄの比率は１８　：
　３　：　２　：　１となり、下記の結果が得られる：
これら全てが、一般にａ：ｂ：ｃ：ｄの比率を選択可能
にする制約条件を有している。例えば、可能性のある下
記の制約条件について考えてみることにする。

・ＳＣ３Ｉチャネルの帯域幅は５メガバイト／秒の帯域
幅を備えなければならない。

・駆動チャネルの帯域幅は７１２キロバイト／秒の帯域
幅を備えなければならない。

・マイクロプロセッサ・サブシステムは２００最悪の場
合のサイクル時間は３４００ｎｓになったが、これによ
って、７．１メガバイト・秒のバッファ帯域幅が得られ
る（３４００ｎｓで２４回の転送）５１２の行アドレス
につき１．７ａｓの再生サイク。

短時間を期待することができる。

設計上、もう１つ考慮しなければならないのは、ａ、ｂ
、ｃ及びｄの選択値を考慮して必要となるＦ　Ｉ　ＦＯ
２４，２５及び２６の容量である。５Ｃ３Ｉチヤネルの
場合、ＦＩＦ○２５の深さは、駆動チャネル、マイクロ
プロセッサ・チャネル、及び再生チャネルがバッファに
アクセスする１２００ｎｓのバッファサイクル時に生じ
る可能性のある６回のＳＣ３Ｉ転送に対処するため、７
以上なければならない。同様に、マイクロプロセッサ・
チャネルのＦＩＦＯ２４は待機状態に陥ることのないよ
うに、深さが２であることが望ましく、また、駆動チャ
ネルのＦＩＦＯ２６はバッファサイクルでは駆動に用い
られることのない２８００ｎｓにおいて生じる可能性の
ある、３回の駆動転送について深さが３であることが望
ましい。

もちろん、上述の実施例の場合、バッファサービスサイ
クルには４つの段階があるが、バッファメモリにアクセ
スするデータチャネルの数によって必要とされるところ
に従って、異なる数の段階を設けることも可能である。

（効果） 以上のように本発明によれば、規則的なアクセスを必要
とする複数の双方向性データチャネルに対するサービス
に適したバッファメモリ構成が提供される。

以上本発明の特定の実施例について示し、解説を行い、
その修正についての示唆を加えてきたが、当業者であれ
ば、特許請求の範囲に示す技術的範囲内で別の実施例及
び修正例を想到するであろう。

【図面の簡単な説明】

第１図は本発明に基づくバッファメモリ・サブシステム
を使用したインタフェース構成を示すブロック図であり
、 第２図は本発明に基づくバッファメモリ・サブシステム
のＤ　Ｍ　Ａ　ＩＩＪ　ｉｌ装置の主要素を示したブロ
ック図であり、 第３図は第２図に示すＤＭＡ制御装置によって処理され
るサービスサイクルの概略図を示している。 １０・・・ホスト側人力／出力回路、 １２・・・駆動側人力／出力回路、 １４・・・マイクロプロセッサ・サブシステム、１５・
・・バッファメモリ・サブシステム、１６、１７．１８
・・・バスシステム、２０・・・バッファメモリ、２１
・・・アドレスポート、２２・・・データポート、 ２３・・・バッファメモリ・データバス、２４、２５．
２６・・・ＦＩＦＯ１２７・・・ＤＭＡ制御装置、３０
Ａ〜３３・・・レジスタ、３４・・・制御ユニット、３
９・・・アドレス・マルチプレクサ、出願人代理人　　
　古　　谷　　９ 同　　　溝部孝彦

Claims (1)

1. 【特許請求の範囲】 １　複数の記憶場所、データポート及びアドレスポート
   を備えたバッファメモリと； 前記バッファメモリからのデータの入力及 び出力毎に設けられた複数のデータチャネルと； 前記メモリのアドレスポートに接続されて、メモリのデ
   ータポートをデータチャネルのうちの選択されたデータ
   チャネルに接続し、選択されたデータチャネルと、メモ
   リ内の選択された記憶場所との間におけるデータの転送
   に制御を加えるメモリアクセス制御手段からなる、双方
   向性インタフェースに用いられるバッファメモリにおい
   て： 前記メモリアクセス制御手段は、サービス サイクルの各所定位置において所定のシーケンスで、周
   期的にデータチャネルのサービスを行うように構成され
   ； 前記バッファメモリ構成は各前記データチ ャネルに対応する先入れ先出しデータ記憶装置を備え； 前記先入れ先出しデータ記憶装置は、前記 データチャネルのうち対応するデータチャネルがサービ
   スを受けていないサービスサイクルの部分において、前
   記データチャネルのうち対応するデータチャネルを介し
   て到着するデータの最大可能累積量を保持するに十分な
   容量を有していることを特徴とする、バッファメモリ構
   成。 ２、請求項１に記載のバッファメモリ構成を含み、１つ
   のデータチャネルによりホストコンピュータとバッファ
   メモリ間でデータが転送され、他のデータチャネルによ
   り記憶装置とバッファメモリ間でデータが転送されるこ
   とを特徴とする、記憶装置とホストコンピュータ間をイ
   ンタフェースするためのインタフェース。