JPS63245745A - バツフア記憶制御装置 - Google Patents
バツフア記憶制御装置Info
- Publication number
- JPS63245745A JPS63245745A JP62077440A JP7744087A JPS63245745A JP S63245745 A JPS63245745 A JP S63245745A JP 62077440 A JP62077440 A JP 62077440A JP 7744087 A JP7744087 A JP 7744087A JP S63245745 A JPS63245745 A JP S63245745A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer storage
- storage device
- buffer
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0886—Variable-length word access
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ記憶制御装置に係り、特にバッファ記
憶装置上のブロック間にまたがるデータを１回のアクセ
スによって読み出すに好適なバッファ記憶制御装置に関
する。
憶装置上のブロック間にまたがるデータを１回のアクセ
スによって読み出すに好適なバッファ記憶制御装置に関
する。
バッファ記憶装置は、一般に主記憶装置上のデータを１
ブロック単位に保持し、前記バッファ記憶装置からの読
み出しにおいては、１ブロック以下の一定容量のデータ
幅であり、１回のバッファ記憶装置のアクセスにおいて
は特定の１ブロックしかアクセス出来なかった。
ブロック単位に保持し、前記バッファ記憶装置からの読
み出しにおいては、１ブロック以下の一定容量のデータ
幅であり、１回のバッファ記憶装置のアクセスにおいて
は特定の１ブロックしかアクセス出来なかった。
一般に情報処理装置が、必要とするデータにはブロック
間をまたぐデータも少なくない。
間をまたぐデータも少なくない。
よって前記のようなバッファ記憶装置では、２回のバッ
ファ記憶装置のアクセスが必要であったこの解決策とし
ては、例えば特開昭５４−８９３７号に記載のように、
バッファ記憶を２分割し主記憶のブロックを単位として
２つのバッファ記憶に交互に割り付けることにより、ブ
ロック間をまたぐデータを１回のアクセスにより読み出
すことを可能とした。また、特開昭５５−２０８２６号
に記載のように、次ブロックのデータがバッファ記憶に
格納されているかを管理する次ブロック管理部を設ける
ことにより１回のバッファ記憶のアクセスでブロック間
をまたぐデータ読み出すことを可能とした。
ファ記憶装置のアクセスが必要であったこの解決策とし
ては、例えば特開昭５４−８９３７号に記載のように、
バッファ記憶を２分割し主記憶のブロックを単位として
２つのバッファ記憶に交互に割り付けることにより、ブ
ロック間をまたぐデータを１回のアクセスにより読み出
すことを可能とした。また、特開昭５５−２０８２６号
に記載のように、次ブロックのデータがバッファ記憶に
格納されているかを管理する次ブロック管理部を設ける
ことにより１回のバッファ記憶のアクセスでブロック間
をまたぐデータ読み出すことを可能とした。
上記従来妓術は、次ブロックがバッファ記憶装置に無け
れば主記憶装置からのデータ転送が必要となり、データ
が揃うまでに多大な時間を必要とする問題があった。
れば主記憶装置からのデータ転送が必要となり、データ
が揃うまでに多大な時間を必要とする問題があった。
本発明の目的は、次ブロックのデータが必らずバッファ
記憶装置に存在させ、ブロックをまたぐデータの読み出
しを１回のバッファ記憶装置のアクセスにより行なうこ
とにある。
記憶装置に存在させ、ブロックをまたぐデータの読み出
しを１回のバッファ記憶装置のアクセスにより行なうこ
とにある。
上自己目的は、主記憶装置からバッファ記憶装置へのデ
ータ転送において、１ブロックのデータとそれに続く一
定幅（バク７ア記憶から演算ユニットなどへ転送するバ
イト幅）のデータをバッファ記憶装置に転送し、バッフ
ァ記憶装置においてはブロック外の一定幅の小容量のバ
ッファ記憶装置を具備することにより達成される。
ータ転送において、１ブロックのデータとそれに続く一
定幅（バク７ア記憶から演算ユニットなどへ転送するバ
イト幅）のデータをバッファ記憶装置に転送し、バッフ
ァ記憶装置においてはブロック外の一定幅の小容量のバ
ッファ記憶装置を具備することにより達成される。
□ 本発明は、バッファ記憶上のブロックをまたぐデー
タ読み出しに８いてブロックをまたぐデータ読み出しを
検出しその検出情報により上記ブロック外のバッファ記
憶よりデータを読み出すことにより一回のバッファ記憶
のアクセスによりデータを揃えることが出来る。
タ読み出しに８いてブロックをまたぐデータ読み出しを
検出しその検出情報により上記ブロック外のバッファ記
憶よりデータを読み出すことにより一回のバッファ記憶
のアクセスによりデータを揃えることが出来る。
以下、本発明の一実施例な第１図により説明する。
第１図はバッファ記憶制御装置の本発明に関連する部分
の一実施例を示す。第１図において、アドレスレジスタ
１ｏ１．バッファ記憶を構成するアドレスアレイ部１ｏ
５．バッファ記憶を構成す、 ６ 。
の一実施例を示す。第１図において、アドレスレジスタ
１ｏ１．バッファ記憶を構成するアドレスアレイ部１ｏ
５．バッファ記憶を構成す、 ６ 。
るデータ部１０７．１０８および＋０９、比較器１１０
、データセレクト回路１１２、リードデータレジスタ１
１３および１１４、シフト回路１１５゜データレジスタ
１１６を表わしている。
、データセレクト回路１１２、リードデータレジスタ１
１３および１１４、シフト回路１１５゜データレジスタ
１１６を表わしている。
この例ではバッファ記憶の読み出しデータ幅は８バイト
、１ブロックは６４バイトである。バッファ記憶のデー
タ部＋０７および１０Ｂは、バッファ記憶を２分したも
ので８バイト単位に連続して割当てである。バッファ記
憶のデータ部１０９は、データ幅は８バイトバツフア記
憶の１ブロックに１つの割合いで存在する。この関係を
示したのが第２図であり、バッファ記憶としては主記憶
の連続するデータを９個（７２バイト）格納することを
可能としている。
、１ブロックは６４バイトである。バッファ記憶のデー
タ部＋０７および１０Ｂは、バッファ記憶を２分したも
ので８バイト単位に連続して割当てである。バッファ記
憶のデータ部１０９は、データ幅は８バイトバツフア記
憶の１ブロックに１つの割合いで存在する。この関係を
示したのが第２図であり、バッファ記憶としては主記憶
の連続するデータを９個（７２バイト）格納することを
可能としている。
第１図にもどり通常のバッファ記憶のアクセスについて
説明する。アドレスレジスタ１０１に与えられたアドレ
スのビット２０〜２５により、バッファ記憶のアドレス
アレイ１０５がアクセスされ格納されているアドレス清
報が比較器＋＋０に供給される。一方、アドレスレジス
タ＋０＋のピ・ ４ ・ フト２０〜２５にビット２６〜２８の３ピント乞加算器
１０４でプラス１した上位の２ビツト（ビット２６〜２
７）を付加したビット２ｏ〜２７でバッファ記憶のデー
タ部＋０７をアクセスしデータを読み出す。また、アド
レスレジスタ１０１のピッ）２０〜２７でバッファ記憶
のデータ部１０Ｂをアクセスしデータを読み出す。これ
によりバッファ記憶データ５１ｏ７と１０８１Ｃより１
６バイトのデータが１回のアクセスにより読み出され任
意の８バイトのデータが、シフト回路１１５により揃え
られデータがデータレジスタ１１６にセットされる。
説明する。アドレスレジスタ１０１に与えられたアドレ
スのビット２０〜２５により、バッファ記憶のアドレス
アレイ１０５がアクセスされ格納されているアドレス清
報が比較器＋＋０に供給される。一方、アドレスレジス
タ＋０＋のピ・ ４ ・ フト２０〜２５にビット２６〜２８の３ピント乞加算器
１０４でプラス１した上位の２ビツト（ビット２６〜２
７）を付加したビット２ｏ〜２７でバッファ記憶のデー
タ部＋０７をアクセスしデータを読み出す。また、アド
レスレジスタ１０１のピッ）２０〜２７でバッファ記憶
のデータ部１０Ｂをアクセスしデータを読み出す。これ
によりバッファ記憶データ５１ｏ７と１０８１Ｃより１
６バイトのデータが１回のアクセスにより読み出され任
意の８バイトのデータが、シフト回路１１５により揃え
られデータがデータレジスタ１１６にセットされる。
比較器１１０は、アドレスレジスタ１０１に与えられた
アドレスに対するデータがバッファ記憶に存在するかを
判定するもので、格納されているアドレスが有効かどう
かを表わすＶピッ）（Ｖ＝０：無効、Ｖ＝１；有効）と
格納されているアドレスと与えられたアドレスの比較を
行ない一致。
アドレスに対するデータがバッファ記憶に存在するかを
判定するもので、格納されているアドレスが有効かどう
かを表わすＶピッ）（Ｖ＝０：無効、Ｖ＝１；有効）と
格納されているアドレスと与えられたアドレスの比較を
行ない一致。
不一致の判定を行なう。
一致と判定されればバク７ア記憶にデータが存−在する
ことによりバッファ記憶のデータ部１０７゜１０８から
読み出されたデータが有効となる。しかし、比較器１１
０の判定で不一致となると与えられたアドレスのデータ
がバッファ記憶に存在しないことになり、主記憶装置に
対して所定のデータ転送要求が発行される。（図示せず
）上記のバッファ記憶のアクセスでは、バッファ記憶の
１ブロック内のデータであれば、常に必要とする最大の
８バイトのデータが得られる。しかし、必要とするデー
タが第３図のようにブロック境界をまたぐようなときは
、−回のバッファ記憶のアクセスではデータが得られな
い。
ことによりバッファ記憶のデータ部１０７゜１０８から
読み出されたデータが有効となる。しかし、比較器１１
０の判定で不一致となると与えられたアドレスのデータ
がバッファ記憶に存在しないことになり、主記憶装置に
対して所定のデータ転送要求が発行される。（図示せず
）上記のバッファ記憶のアクセスでは、バッファ記憶の
１ブロック内のデータであれば、常に必要とする最大の
８バイトのデータが得られる。しかし、必要とするデー
タが第３図のようにブロック境界をまたぐようなときは
、−回のバッファ記憶のアクセスではデータが得られな
い。
本発明では、バッファ記憶の１−ブロックに１つの割で
読み出しデータ幅のサイズのバッファ記憶のデータ部１
０９を持つことによりブロックをまたぐデータでも１回
のアクセスで必要なデータを得ることが出来る。
読み出しデータ幅のサイズのバッファ記憶のデータ部１
０９を持つことによりブロックをまたぐデータでも１回
のアクセスで必要なデータを得ることが出来る。
バッファ記憶にデータを格納するとき主記憶装置より１
ブロック（６４バイト）とそれに続（８バイトのデータ
転送を行なうことにより、主記憶上の連続した７２バイ
トのデータをバッファ記憶に格納する。
ブロック（６４バイト）とそれに続（８バイトのデータ
転送を行なうことにより、主記憶上の連続した７２バイ
トのデータをバッファ記憶に格納する。
仮に主記憶装置に第３図のようなデータがありそのデー
タをバッファ記憶に転送したとすると、第２図のように
データがバッファ記憶のデータ部１０７．１０８と１０
９に格納される。
タをバッファ記憶に転送したとすると、第２図のように
データがバッファ記憶のデータ部１０７．１０８と１０
９に格納される。
アドレスレジスタ１０１に与えられたアドレスが第３図
に１必要とするデータ”と示すようなアドレスとすると
、バッファ記憶上にデータが存在した場合、先頭のデー
タは第１図のバッファ記憶データ部１０８より読み出さ
れ、同時に次のブロックの先頭のデータがバッファ記憶
データ部１０９より読み出される。ここでアドレスレジ
スタ１０１のビット２６〜２８がブロック境界のアドレ
スかを判定するブロッククロス判定回路１１７に供給さ
れその判定出力がデータセレクト回路１１２に供給され
る。ブロッククロス判定回路１１７の判定でブロックの
次のデータが必要（ピクト２６−５−２８がすべて１１
′のとき）とされるとセレクト回路１１２によりバッフ
ァ記憶データ１０９が選・ ７ ・ ばれリードデータレジスタ１１３にセットされシフト回
路１１５によりデータが揃えられ、ブロックをまたいだ
データがデータレジスタ１１６ヘセツトされる。
に１必要とするデータ”と示すようなアドレスとすると
、バッファ記憶上にデータが存在した場合、先頭のデー
タは第１図のバッファ記憶データ部１０８より読み出さ
れ、同時に次のブロックの先頭のデータがバッファ記憶
データ部１０９より読み出される。ここでアドレスレジ
スタ１０１のビット２６〜２８がブロック境界のアドレ
スかを判定するブロッククロス判定回路１１７に供給さ
れその判定出力がデータセレクト回路１１２に供給され
る。ブロッククロス判定回路１１７の判定でブロックの
次のデータが必要（ピクト２６−５−２８がすべて１１
′のとき）とされるとセレクト回路１１２によりバッフ
ァ記憶データ１０９が選・ ７ ・ ばれリードデータレジスタ１１３にセットされシフト回
路１１５によりデータが揃えられ、ブロックをまたいだ
データがデータレジスタ１１６ヘセツトされる。
本発明によれば、バッファ記憶上のブロックをまたぐデ
ータの読み出しにおいても一回のバッファ記憶のアクセ
スによりデータを得ることができるので、データ読み出
しの高速化が達成される。
ータの読み出しにおいても一回のバッファ記憶のアクセ
スによりデータを得ることができるので、データ読み出
しの高速化が達成される。
第１図は本発明の一実施例のブロック図、第２図は本発
明のバッファ記憶のデータの概念図。第３図はブロック
境界を示す説明図である。 １０１・・・アドレスレジスタ、１０５・・・バッファ
記憶アドレスアレイ、１０７〜１０９・・・バッファ記
憶データ部、１１０・・・比較器、１１２・・・セレク
ト回路、１１７・・・ブロッククロス判定回路、１１５
、・、シフト回路。 第 １ 図 ｆｆＨ 第２図 ｎＲ 第 ３ 図 ヌじ（とするデづ“
明のバッファ記憶のデータの概念図。第３図はブロック
境界を示す説明図である。 １０１・・・アドレスレジスタ、１０５・・・バッファ
記憶アドレスアレイ、１０７〜１０９・・・バッファ記
憶データ部、１１０・・・比較器、１１２・・・セレク
ト回路、１１７・・・ブロッククロス判定回路、１１５
、・、シフト回路。 第 １ 図 ｆｆＨ 第２図 ｎＲ 第 ３ 図 ヌじ（とするデづ“
Claims (1)
- １、主記憶装置のデータをブロック単位に格納するデー
タ部と前記データの主記憶装置上のアドレス情報を格納
するアドレスアレイ部を具備するバッファ記憶装置と、
前記バッファ記憶装置より読み出したデータを先頭バイ
トの位置に合わせるべくシフト回路とを備うるバッファ
記憶制御装置において、バッファ記憶装置上の１ブロッ
クのデータに連続する主記憶装置上のデータを格納する
小容量のバッファ記憶とバッファ記憶装置から読み出す
データがバッファ記憶装置のブロックをまたぐかどうか
を検出する回路とバッファ記憶装置から読み出したデー
タをセレクトする回路を設けることにより、バッファ記
憶装置上のブロックをまたぐデータにおいても１回のバ
ッファ記憶装置のアクセスによりデータを得ることを特
徴とするバッファ記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077440A JPS63245745A (ja) | 1987-04-01 | 1987-04-01 | バツフア記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077440A JPS63245745A (ja) | 1987-04-01 | 1987-04-01 | バツフア記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245745A true JPS63245745A (ja) | 1988-10-12 |
Family
ID=13634085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077440A Pending JPS63245745A (ja) | 1987-04-01 | 1987-04-01 | バツフア記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535743A (ja) * | 2006-05-01 | 2009-10-01 | クゥアルコム・インコーポレイテッド | 可変長命令をキャッシングするための方法及び装置 |
| JP2011503719A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
-
1987
- 1987-04-01 JP JP62077440A patent/JPS63245745A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535743A (ja) * | 2006-05-01 | 2009-10-01 | クゥアルコム・インコーポレイテッド | 可変長命令をキャッシングするための方法及び装置 |
| JP2011503719A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
| JP2014044731A (ja) * | 2007-11-02 | 2014-03-13 | Qualcomm Incorporated | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
| US8898437B2 (en) | 2007-11-02 | 2014-11-25 | Qualcomm Incorporated | Predecode repair cache for instructions that cross an instruction cache line |
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