JPH02148767A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH02148767A JPH02148767A JP63301984A JP30198488A JPH02148767A JP H02148767 A JPH02148767 A JP H02148767A JP 63301984 A JP63301984 A JP 63301984A JP 30198488 A JP30198488 A JP 30198488A JP H02148767 A JPH02148767 A JP H02148767A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- conductivity
- source
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子レンジあるいはテレビの水平偏向のため
に共振型に用いられる伝導度変調型ＭＯ３ＦＥＴに関す
る。
に共振型に用いられる伝導度変調型ＭＯ３ＦＥＴに関す
る。
近年、電力用スイッチング素子として電力用ＭＯ３ＦＥ
Ｔに代わるものとして伝導度変調型ＭＯ３ＦＥＴが注目
されている。この伝導度変調型ＭＯ３ＦＥＴは、ＭＯＳ
ＦＥＴと同様に入力インピーダンスが高く、またバイポ
ーラトランジスタと同様にオン抵抗を低くすることがで
きる。第２図はその基本的な構造を示し、Ｐ″基板１の
上に、例えばエピタキシャル法で低不純物濃度のＮ−層
２が形成され、このＮ−層２の表面層に選択的にＰベー
ス層３、さらにその表面層に選択的にＮ゛ソース層４形
成されている。Ｐベース層３のＮＮ２とソース１１４で
はさまれた表面部分はチャネル領域５となる部分で、そ
の上にゲート絶縁膜６を介してゲート端子Ｇに接続され
るゲートｔ８ｉｉ７が形成される。そして、ソース層４
上にはベース層３と同時に接触し、ソース端子Ｓに接続
されるソース電極８が、またＰ′″基板１の裏面にドレ
イン端子りに接続されるドレインｔｐｉ９が設けられて
いる。このような伝導度変調型ＭＯＳ Ｆ ＥＴでは、
ゲート・ソース間の電圧印加によりソース層４からチャ
ネル領域５を通ってＮ−層２に注入される電子電流に対
して、Ｐ゛基板１からＮ−層２へ正孔の注入が起こり、
この結果Ｎ−層２において伝導度変調が起こる。Ｎ−層
２に注入された正孔ｔｉ流は、Ｐベース層３のソース層
４直下を通ってソース電極８へ抜ける。ソース電極８は
Ｐベース層３とＮ３ソース層４を短絡しているので、２
４層１．Ｎ−層２． Ｐ層３．Ｎ゛層４らなる４層のサ
イリスタ動作を阻止し、ゲート・ソース間電圧をゼロに
することで素子をターンオフできる。
Ｔに代わるものとして伝導度変調型ＭＯ３ＦＥＴが注目
されている。この伝導度変調型ＭＯ３ＦＥＴは、ＭＯＳ
ＦＥＴと同様に入力インピーダンスが高く、またバイポ
ーラトランジスタと同様にオン抵抗を低くすることがで
きる。第２図はその基本的な構造を示し、Ｐ″基板１の
上に、例えばエピタキシャル法で低不純物濃度のＮ−層
２が形成され、このＮ−層２の表面層に選択的にＰベー
ス層３、さらにその表面層に選択的にＮ゛ソース層４形
成されている。Ｐベース層３のＮＮ２とソース１１４で
はさまれた表面部分はチャネル領域５となる部分で、そ
の上にゲート絶縁膜６を介してゲート端子Ｇに接続され
るゲートｔ８ｉｉ７が形成される。そして、ソース層４
上にはベース層３と同時に接触し、ソース端子Ｓに接続
されるソース電極８が、またＰ′″基板１の裏面にドレ
イン端子りに接続されるドレインｔｐｉ９が設けられて
いる。このような伝導度変調型ＭＯＳ Ｆ ＥＴでは、
ゲート・ソース間の電圧印加によりソース層４からチャ
ネル領域５を通ってＮ−層２に注入される電子電流に対
して、Ｐ゛基板１からＮ−層２へ正孔の注入が起こり、
この結果Ｎ−層２において伝導度変調が起こる。Ｎ−層
２に注入された正孔ｔｉ流は、Ｐベース層３のソース層
４直下を通ってソース電極８へ抜ける。ソース電極８は
Ｐベース層３とＮ３ソース層４を短絡しているので、２
４層１．Ｎ−層２． Ｐ層３．Ｎ゛層４らなる４層のサ
イリスタ動作を阻止し、ゲート・ソース間電圧をゼロに
することで素子をターンオフできる。
この伝導度変調型ＭＯＳ Ｆ ＥＴは、従来の電力用た
て型ＤＭＯ３ＦＥＴと、ドレイン領域裏面に逆の導電型
の２０層１を設けて伝導度変調を起こしている点が異な
る。
て型ＤＭＯ３ＦＥＴと、ドレイン領域裏面に逆の導電型
の２０層１を設けて伝導度変調を起こしている点が異な
る。
上述のように伝導度変調型ＭＯＳ Ｆ ＥＴではＮ−層
２で伝導度変調が生じ、著しく抵抗が低くなる。
２で伝導度変調が生じ、著しく抵抗が低くなる。
このように、キャリアが著しく増加することで抵抗は低
くなったが、次にオフ状態では、たとえゲート電極を切
断して電子の注入がなくなっても正孔の注入はつづくた
め、スイッチングの電力波形。
くなったが、次にオフ状態では、たとえゲート電極を切
断して電子の注入がなくなっても正孔の注入はつづくた
め、スイッチングの電力波形。
すなわちターンオフ波形はテールをひき長いものとなっ
てしまう、これがスイッチングロスを大きくしてしまう
原因となる。このため、通常ライフタイムキラーと称す
るものによって電子および正孔の移動度を著しく悪くす
る手段がとられる。これは、具体的にはＡｕやｐｔの導
入あるいは電子線照射による欠陥の導入を行う手段であ
る。しかしながら、ライフタイムキラーによりスイッチ
ングは速くなっても、定常ロスは大きくなることが起こ
る。
てしまう、これがスイッチングロスを大きくしてしまう
原因となる。このため、通常ライフタイムキラーと称す
るものによって電子および正孔の移動度を著しく悪くす
る手段がとられる。これは、具体的にはＡｕやｐｔの導
入あるいは電子線照射による欠陥の導入を行う手段であ
る。しかしながら、ライフタイムキラーによりスイッチ
ングは速くなっても、定常ロスは大きくなることが起こ
る。
このような状況から、伝導度変調を生じさせる程度とラ
イフタイムキラーの導入の程度には極めて強い相関をも
ったトレードオフがある。このような観点から、第１図
に示すように、新たにＮ゛バッファ層１０を２０層１と
Ｎ−層２の間に形成し、伝導度変調の度合を副整し、ラ
イフタイムキラーとの相関で、最も良いトレードオフ曲
線が得られるようにしたものである。このようなＮ”Ｊ
ＷＩＯの挿入は、米国特許第４３６４０７３号明細書あ
るいは特開昭６０−１１７６７３号公報で公知である。
イフタイムキラーの導入の程度には極めて強い相関をも
ったトレードオフがある。このような観点から、第１図
に示すように、新たにＮ゛バッファ層１０を２０層１と
Ｎ−層２の間に形成し、伝導度変調の度合を副整し、ラ
イフタイムキラーとの相関で、最も良いトレードオフ曲
線が得られるようにしたものである。このようなＮ”Ｊ
ＷＩＯの挿入は、米国特許第４３６４０７３号明細書あ
るいは特開昭６０−１１７６７３号公報で公知である。
特開昭６０−１１７６７３号公報には、Ｎ゛層の挿入に
よりオン時のドレイン電流中の電子電流の正孔電流に対
する比率を大きくすることにより、ゲート電圧が零とな
って電子電流が遮断されたときの電流減少を大きくし、
ターンオフ時間を従来の１７２にまで短縮したと記載さ
れ、そのためにはバッファ層１０の不純物量を３ ｘｌ
Ｏ１４（ｃｓ−’）以上にすることによってはじめて効
果が得られると述べている。
よりオン時のドレイン電流中の電子電流の正孔電流に対
する比率を大きくすることにより、ゲート電圧が零とな
って電子電流が遮断されたときの電流減少を大きくし、
ターンオフ時間を従来の１７２にまで短縮したと記載さ
れ、そのためにはバッファ層１０の不純物量を３ ｘｌ
Ｏ１４（ｃｓ−’）以上にすることによってはじめて効
果が得られると述べている。
これに対し、本発明の課題は、第３図に示すように電子
レンジあるいはテレビの水平偏向のために、伝導度変調
型ＭＯ３ＦＥＴ３１に直列に誘導負荷３２を、並列にコ
ンデンサ３３およびダイオード３４を接続して共振型と
して伝導度変調型ＭＯ３ＦＥＴを用いる場合に関する。
レンジあるいはテレビの水平偏向のために、伝導度変調
型ＭＯ３ＦＥＴ３１に直列に誘導負荷３２を、並列にコ
ンデンサ３３およびダイオード３４を接続して共振型と
して伝導度変調型ＭＯ３ＦＥＴを用いる場合に関する。
この場合はオフ時にテール電流が流れる間にＡ点に加わ
る電圧が上がるため、スインチングロスが生ずる。従っ
てテール電流を小さくするためのバッファ層の不純物量
をどのように選定するかが本発明の課題である。
る電圧が上がるため、スインチングロスが生ずる。従っ
てテール電流を小さくするためのバッファ層の不純物量
をどのように選定するかが本発明の課題である。
上記の課題の解決のために、本発明は、第一導電形の低
不純物濃度の層とドレイン電極を備えた第二導電形の層
との間に高不純物濃度の第一導電形のバッファ層を有し
、前記第一導電形の低不純物濃度の層のそのバッファ層
との反対側の表面部に選択的に第二導電形のウェル層を
有し、その第二導電形のウェル層の表面部に選択的に第
一導電形の高不純物濃度のソース層を有し、そのソース
層と前記第一導電形の低不純物濃度の層にはさまれた部
分をチャネル領域とし、そのチャネル領域の上に絶縁膜
を介してゲート１ｔＦｊが設けられ、ソース層とウェル
層の表面にソース電極が同時に接触する伝導度変調型Ｍ
ＯＳ Ｆ ＥＴであって共振型に用いられるものにおい
て、バッファ層の不純物の総量がｌ ＸＩＯ”（ｅｌｌ
−ｔ）以上であるものとする。
不純物濃度の層とドレイン電極を備えた第二導電形の層
との間に高不純物濃度の第一導電形のバッファ層を有し
、前記第一導電形の低不純物濃度の層のそのバッファ層
との反対側の表面部に選択的に第二導電形のウェル層を
有し、その第二導電形のウェル層の表面部に選択的に第
一導電形の高不純物濃度のソース層を有し、そのソース
層と前記第一導電形の低不純物濃度の層にはさまれた部
分をチャネル領域とし、そのチャネル領域の上に絶縁膜
を介してゲート１ｔＦｊが設けられ、ソース層とウェル
層の表面にソース電極が同時に接触する伝導度変調型Ｍ
ＯＳ Ｆ ＥＴであって共振型に用いられるものにおい
て、バッファ層の不純物の総量がｌ ＸＩＯ”（ｅｌｌ
−ｔ）以上であるものとする。
バッファ層の不純物総量を次第に高めて１×１０”（ｃ
ｍ−２） とすると、低いオン抵抗でスイッチングロス
を小さくすることができる。
ｍ−２） とすると、低いオン抵抗でスイッチングロス
を小さくすることができる。
本発明の一実施例として第１図に示した構造をもつ伝導
度変調型ＭＯ３ＦＥＴのバッファ層１ｏを１ ×１ＱＩ
ａ（ａｍ−２）の不純物総量にて作製した。比較のため
バッファ層１０の不純物＆８量を７Ｘ１０目（（３−２
）および９ ｘｌＯ”（ａｍ−２）としたものを作製し
た。第４図はそれらのＶ ＣＭ Ｌｍ ａｔ ｌ すな
わちオン電圧とスイッチングロスのトレードオフ曲線で
あり、バッファ層１０の不純物総量は線４１の場合が７
ＸＩＯ”（Ｃ！ｌ−”Ｌ線４２の場合が９ Ｘｌ０１
３（（ｍ−２）。
度変調型ＭＯ３ＦＥＴのバッファ層１ｏを１ ×１ＱＩ
ａ（ａｍ−２）の不純物総量にて作製した。比較のため
バッファ層１０の不純物＆８量を７Ｘ１０目（（３−２
）および９ ｘｌＯ”（ａｍ−２）としたものを作製し
た。第４図はそれらのＶ ＣＭ Ｌｍ ａｔ ｌ すな
わちオン電圧とスイッチングロスのトレードオフ曲線で
あり、バッファ層１０の不純物総量は線４１の場合が７
ＸＩＯ”（Ｃ！ｌ−”Ｌ線４２の場合が９ Ｘｌ０１
３（（ｍ−２）。
線４３の場合がｌＸｌ０”（備−８）である、このよう
に不純物総量をＩ ＸＩＯ”（３−Ｊ とすることによ
りオン電圧とスイッチングロスとの間のトレードオツの
大幅な改善がはかられる。このようなスイッチングロス
の低下は、第４図のターンオフ特性に示すように、バッ
ファ層を設けない場合、大きかったテールｉｉｔ流５１
が、１×１０目（ａｍ−２）以上の不純物総量をもつバ
ッファ層１０を設けた場合率さいテール電流５２となる
ことに基づく、なお、第１図と各層を逆の導電形とした
場合にも、Ｐ−層とドレイン電橋側のＮ゛層の間に不純
物総量１×１０１４（ａｍ−２）以上のＰ゛層をバッフ
ァ層として形成すれば同じ効果が得られる。
に不純物総量をＩ ＸＩＯ”（３−Ｊ とすることによ
りオン電圧とスイッチングロスとの間のトレードオツの
大幅な改善がはかられる。このようなスイッチングロス
の低下は、第４図のターンオフ特性に示すように、バッ
ファ層を設けない場合、大きかったテールｉｉｔ流５１
が、１×１０目（ａｍ−２）以上の不純物総量をもつバ
ッファ層１０を設けた場合率さいテール電流５２となる
ことに基づく、なお、第１図と各層を逆の導電形とした
場合にも、Ｐ−層とドレイン電橋側のＮ゛層の間に不純
物総量１×１０１４（ａｍ−２）以上のＰ゛層をバッフ
ァ層として形成すれば同じ効果が得られる。
本発明によれば、共振型に用いられる伝導度変調型ＭＯ
３ＦＥＴのスイッチングロスの低減が、バッファ層の不
純物総量をＩ Ｘｌ０Ｉ４（ａｍ−２）以上とすること
により達成される。このようなスイッチングロスの低減
は、ライフタイムキラーによるスイッチング時間短縮に
よる方法のようなばらつきがなく、精度よく制御できる
ので得られる効果は大きい。
３ＦＥＴのスイッチングロスの低減が、バッファ層の不
純物総量をＩ Ｘｌ０Ｉ４（ａｍ−２）以上とすること
により達成される。このようなスイッチングロスの低減
は、ライフタイムキラーによるスイッチング時間短縮に
よる方法のようなばらつきがなく、精度よく制御できる
ので得られる効果は大きい。
第１図は本発明の実施される伝導度変調型ＭＯ３ＦＥＴ
の構造を示す断面図、第２図はバッファ層が形成されな
い伝導度変調型ＭＯ３ＦＥＴの構造を示す断面図、第３
図は伝導度変調型ＭＯ５ＦＥＴを共振型に用いる場合の
回路図、第４図は本発明の一実施例および比較例の伝導
度変調型ＭＯ３ＦＥＴのｖ ｃｚ １ｓａＬ＋ とスイ
ッチングロスのトレ図 一部オフ曲１第５図は本発明の一実施例および１：２９
層、２：Ｎ−層、３：Ｐウェル層、４：Ｎ°ソース層、
５：チャネル領域、６：ゲート酸化膜、７：ゲート電極
、８：ソース電極、９ニドレイン電極、ｌｏ：Ｎ０８７
７７層。 第１図 第２図 第３図 第４図
の構造を示す断面図、第２図はバッファ層が形成されな
い伝導度変調型ＭＯ３ＦＥＴの構造を示す断面図、第３
図は伝導度変調型ＭＯ５ＦＥＴを共振型に用いる場合の
回路図、第４図は本発明の一実施例および比較例の伝導
度変調型ＭＯ３ＦＥＴのｖ ｃｚ １ｓａＬ＋ とスイ
ッチングロスのトレ図 一部オフ曲１第５図は本発明の一実施例および１：２９
層、２：Ｎ−層、３：Ｐウェル層、４：Ｎ°ソース層、
５：チャネル領域、６：ゲート酸化膜、７：ゲート電極
、８：ソース電極、９ニドレイン電極、ｌｏ：Ｎ０８７
７７層。 第１図 第２図 第３図 第４図
Claims (1)
- （１）第一導電形の低不純物濃度の層とドレイン電極を
備えた第二導電形の層との間に高不純物濃度の第一導電
形のバッファ層を有し、前記第一導電形の低不純物濃度
の層のそのバッファ層との反対側の表面部に選択的に第
二導電形のウェル層を有し、その第二導電形のウェル層
の表面部に選択的に第一導電形の高不純物濃度のソース
層を有し、そのソース層と前記第一導電形の低不純物濃
度の層にはさまれた部分をチャネル領域とし、そのチャ
ネル領域の上に絶縁膜を介してゲート電極が設けられ、
ソース層とウェル層の表面にソース電極が同時に接触す
るものであって共振型に用いられるものにおいて、バッ
ファ層の不純物の総量が１×１０＾１＾４（ｃｍ＾−＾
２）以上であることを特徴とする伝導度変調型ＭＯＳＦ
ＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301984A JPH02148767A (ja) | 1988-11-29 | 1988-11-29 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301984A JPH02148767A (ja) | 1988-11-29 | 1988-11-29 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148767A true JPH02148767A (ja) | 1990-06-07 |
Family
ID=17903487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301984A Pending JPH02148767A (ja) | 1988-11-29 | 1988-11-29 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133355A (ja) * | 1990-09-25 | 1992-05-07 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132645A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | 半導体装置 |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-11-29 JP JP63301984A patent/JPH02148767A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132645A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | 半導体装置 |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133355A (ja) * | 1990-09-25 | 1992-05-07 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
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