JPH0484463A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH0484463A JPH0484463A JP20077690A JP20077690A JPH0484463A JP H0484463 A JPH0484463 A JP H0484463A JP 20077690 A JP20077690 A JP 20077690A JP 20077690 A JP20077690 A JP 20077690A JP H0484463 A JPH0484463 A JP H0484463A
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- gate
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000002131 composite material Substances 0.000 title claims abstract description 17
- 230000000903 blocking effect Effects 0.000 claims abstract description 11
- 238000011084 recovery Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006698 induction Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は静電誘導型サイリスクとＭＯＳ電界効果トラン
ジスタとを組み合わせた複合型半導体装置に関するもの
である。
ジスタとを組み合わせた複合型半導体装置に関するもの
である。
Ｂ１発明の概要
本発明は、ＳＩサイリスタとＭＯＳＦＥＴをカスコード
接続してなる複合型半導体装置において、 ＳｌサイリスタのゲートとＭＯＳＦＥＴのソース間にダ
イオードを順方向に接続することにより、耐電圧の向上
を図る。
接続してなる複合型半導体装置において、 ＳｌサイリスタのゲートとＭＯＳＦＥＴのソース間にダ
イオードを順方向に接続することにより、耐電圧の向上
を図る。
Ｃ３従来の技術
近年、電力用半導体の分野では、応用装置の効率化、低
騒音化の観点から高周波化に対応できるデバイスの要求
が高まっている。
騒音化の観点から高周波化に対応できるデバイスの要求
が高まっている。
静電誘導型サイリスタ（以下ＳＩサイリスタと称する）
は他の電力用半導体に比べて優れた高周波特性か認めら
れている。しかしながら、Ｓｌサイリスタは、ターンオ
フ時にゲートから大電流を引き抜く必要があり、ゲート
回路が他の半導体よりも複雑になるという欠点があった
。そこで、第３図に示すように、Ｓｒサイリスタ１のカ
ソードＫをｎチャンネルＭＯＳＦＥＴ２のドレインＤに
、Ｓｌサイリスタ１のゲートＧ１をｎチャンネルＭＯＳ
ＦＥＴ２のソースＳに接続（カスコード接続）すること
により、高速のＳＩサイリスタを電圧制御型デバイスと
して簡単に駆動できるものが報告されている。
は他の電力用半導体に比べて優れた高周波特性か認めら
れている。しかしながら、Ｓｌサイリスタは、ターンオ
フ時にゲートから大電流を引き抜く必要があり、ゲート
回路が他の半導体よりも複雑になるという欠点があった
。そこで、第３図に示すように、Ｓｒサイリスタ１のカ
ソードＫをｎチャンネルＭＯＳＦＥＴ２のドレインＤに
、Ｓｌサイリスタ１のゲートＧ１をｎチャンネルＭＯＳ
ＦＥＴ２のソースＳに接続（カスコード接続）すること
により、高速のＳＩサイリスタを電圧制御型デバイスと
して簡単に駆動できるものが報告されている。
Ｄ０発明が解決しようとする課題
第３図に示す様なカスケード接続方法において、Ｓｌサ
イリスタ１はゲート逆バイアスをかけない状態ではダイ
オードの順方向特性と同様の特性を示す、云い換えれば
完全にノーマリオン型のＳＩサイリスタである必要があ
る。ゲートバイアスをかけない状態である程度のアノー
ド電圧をブロックするようなノーマリオフあるいはノー
マリオンとオフとの中間的な特性を示すデバイスでは第
３図に示す様なカスコード接続では、オン特性が著しく
悪くなるか全くオンしないようになる。
イリスタ１はゲート逆バイアスをかけない状態ではダイ
オードの順方向特性と同様の特性を示す、云い換えれば
完全にノーマリオン型のＳＩサイリスタである必要があ
る。ゲートバイアスをかけない状態である程度のアノー
ド電圧をブロックするようなノーマリオフあるいはノー
マリオンとオフとの中間的な特性を示すデバイスでは第
３図に示す様なカスコード接続では、オン特性が著しく
悪くなるか全くオンしないようになる。
ノーマリオン型ＳＩサイリスタはノーマリオフ型ＳＩサ
イリスタに比べ、同じゲート逆電圧でブロックできるア
ノード電圧の大きさは小さくなる。
イリスタに比べ、同じゲート逆電圧でブロックできるア
ノード電圧の大きさは小さくなる。
普通ノーマリオン型ＳＩサイリスタではｌ０００Ｖのア
ノード電圧をブロックするのに６０Ｖ以上のゲート電圧
を必要とする。カスコード接続の際にＭＯＳＦＥＴのソ
ース・ドレイン間にかかる電圧は、主に上記アノード電
圧ブロックするのに必要なゲート電圧やアノード電圧を
ブロックする際の漏れ電流により決まり、このゲート電
圧や漏れ電流が増すほどソース・ドレイン間にかかる電
圧は上昇する。
ノード電圧をブロックするのに６０Ｖ以上のゲート電圧
を必要とする。カスコード接続の際にＭＯＳＦＥＴのソ
ース・ドレイン間にかかる電圧は、主に上記アノード電
圧ブロックするのに必要なゲート電圧やアノード電圧を
ブロックする際の漏れ電流により決まり、このゲート電
圧や漏れ電流が増すほどソース・ドレイン間にかかる電
圧は上昇する。
従ってＭＯＳＦＥＴ２のソース・ドレイン間の耐電圧は
上記ゲートに印加すべき電圧以上にする必要がある。
上記ゲートに印加すべき電圧以上にする必要がある。
ＭＯＳＦＥＴ２のオン抵抗はソース・ドレイン間の耐電
圧の約２．５乗に比例するため、ＭＯＳＦＥＴの耐電圧
を増すことは、カスコード接続の際に定常損失が急上昇
することになる。第３図のカスコード接続のデバイスの
耐電圧を上げるためには、上記理由からＭＯＳＦＥＴ２
の耐電圧も上げる必要があり、結果的に耐圧を上げるこ
とは、損失を極めて増大させることにつながっていた。
圧の約２．５乗に比例するため、ＭＯＳＦＥＴの耐電圧
を増すことは、カスコード接続の際に定常損失が急上昇
することになる。第３図のカスコード接続のデバイスの
耐電圧を上げるためには、上記理由からＭＯＳＦＥＴ２
の耐電圧も上げる必要があり、結果的に耐圧を上げるこ
とは、損失を極めて増大させることにつながっていた。
このため、耐電圧１０００Ｖ以上のデバイスをカスコー
ド接続により構成することは損失面から実用上困難であ
った。
ド接続により構成することは損失面から実用上困難であ
った。
本発明は上述の問題点に鑑みてなされたもので、その目
的は、ＳｌサイリスタとＭＯＳＦＥＴをカスコード接続
したものにおいて、ＳＩサイリスタのゲートとＭＯＳＦ
ＥＴのソース間にタイオードを順方向に接続することに
より、高電圧用に好適にして高性能な複合型半導体装置
を提供することである。
的は、ＳｌサイリスタとＭＯＳＦＥＴをカスコード接続
したものにおいて、ＳＩサイリスタのゲートとＭＯＳＦ
ＥＴのソース間にタイオードを順方向に接続することに
より、高電圧用に好適にして高性能な複合型半導体装置
を提供することである。
Ｅ 課題を解決するだめの手段と作用
ＳＩサイリスタのカソードをＭＯＳＦＥＴのドレインに
接続し、上記ＳｌサイリスタのゲートをＭＯＳＦＥＴの
ソースに接続して外部へ取り出す第１の電極とし、上記
ＳＩサイリスタのアノードを第２の電極とするとともに
、上記ＭＯ３ＦＥＴのゲートを第３の電極とした複合型
半導体装置において、上記ＳｌサイリスタのゲートとＭ
ＯＳＦＥＴのソース間にダイオードを順方向に接続して
なり、上記ダイオードの逆方向耐電圧がＩＯＶ以下にし
て、上記ＳＩサイリスタの順阻止ゲインが３０以上であ
り、オフした時の漏れ電流か２ ｍ Ａ以下にする。
接続し、上記ＳｌサイリスタのゲートをＭＯＳＦＥＴの
ソースに接続して外部へ取り出す第１の電極とし、上記
ＳＩサイリスタのアノードを第２の電極とするとともに
、上記ＭＯ３ＦＥＴのゲートを第３の電極とした複合型
半導体装置において、上記ＳｌサイリスタのゲートとＭ
ＯＳＦＥＴのソース間にダイオードを順方向に接続して
なり、上記ダイオードの逆方向耐電圧がＩＯＶ以下にし
て、上記ＳＩサイリスタの順阻止ゲインが３０以上であ
り、オフした時の漏れ電流か２ ｍ Ａ以下にする。
Ｆ、実施例
以下に本発明の実施例を第１図〜第２図を参照しながら
説明する。
説明する。
本実施例では、第１図に示すように、ＳＩサイリスタ１
のカソードＫにＭＯＳＦＥＴ２のドレインＤが接続され
ており、ＳＩサイリスタ１のゲー１− Ｇ ＩとＭＯＳ
ＦＥＴ２のソースＳ間にはＭＯＳＦＥＴ２と順方向にな
るようにダイオード３が接続されている。第１図におい
てＡはＳＩサイリスタＨ７）７ノード、Ｇ２はＭＯＳＦ
ＥＴ２のゲート、Ｃはカソード端子である。
のカソードＫにＭＯＳＦＥＴ２のドレインＤが接続され
ており、ＳＩサイリスタ１のゲー１− Ｇ ＩとＭＯＳ
ＦＥＴ２のソースＳ間にはＭＯＳＦＥＴ２と順方向にな
るようにダイオード３が接続されている。第１図におい
てＡはＳＩサイリスタＨ７）７ノード、Ｇ２はＭＯＳＦ
ＥＴ２のゲート、Ｃはカソード端子である。
」二記構成の複合型半導体装置によれば、第２図に示す
ようなターンオフ特性が得られる。ターンオフは大きく
３つの期間に分類することができる。
ようなターンオフ特性が得られる。ターンオフは大きく
３つの期間に分類することができる。
ここで、ＩＡはアノード電流、ｖＡＫはＳＩサイリスタ
のアノード・カソード電流、ｖＡＫはＳＩサイリスタの
アノード・カソード間電圧、ｖＤＳはＭＯＳ ＦＥＴの
ドレイン・ソース間電圧、Ｖ６．はＭＯＳＦＥＴのゲー
ト電圧である。
のアノード・カソード電流、ｖＡＫはＳＩサイリスタの
アノード・カソード間電圧、ｖＤＳはＭＯＳ ＦＥＴの
ドレイン・ソース間電圧、Ｖ６．はＭＯＳＦＥＴのゲー
ト電圧である。
すなわち、ステージ（ＳＴＡＧＥ）Ｉはｓ Ｉサイリス
タｌのストレージ期間であり、ステージ■はＳＩサイリ
スタ１のフォール期間とティル期間であり、ステージ■
はＳｒサイリスタＩのオフ期間である。ＭＯＳＦＥＴ２
のトレイン・ソース間に印加される電圧Ｖｐ５はステー
ジ■の期間で一度ビークを持ち、ステージ■〜■の期間
で再び上昇して一定となる。
タｌのストレージ期間であり、ステージ■はＳＩサイリ
スタ１のフォール期間とティル期間であり、ステージ■
はＳｒサイリスタＩのオフ期間である。ＭＯＳＦＥＴ２
のトレイン・ソース間に印加される電圧Ｖｐ５はステー
ジ■の期間で一度ビークを持ち、ステージ■〜■の期間
で再び上昇して一定となる。
ステージＩの期間にＭＯＳＦＥＴ２リソース・ドレイン
間に現れる電圧はＳＩサイリスタのゲートに接続された
ダイオード３の順回復特性と密接関係があることが、ダ
イオード３を変化させた実験から判明した。この回復電
圧はダイオードの逆方向耐電圧が大きいほど高くなる傾
向を示す。実際に、第１図に示すカスコード接続で、耐
電圧１５Ｖのダイオードを用いた場合には１２０Ｖ程度
電圧がＭＯＳＦＥＴ２のドレイン・ソース間に発生した
ものが、５ｖのダイオードを用いると４０Ｖ程度に低減
されることが判明した。
間に現れる電圧はＳＩサイリスタのゲートに接続された
ダイオード３の順回復特性と密接関係があることが、ダ
イオード３を変化させた実験から判明した。この回復電
圧はダイオードの逆方向耐電圧が大きいほど高くなる傾
向を示す。実際に、第１図に示すカスコード接続で、耐
電圧１５Ｖのダイオードを用いた場合には１２０Ｖ程度
電圧がＭＯＳＦＥＴ２のドレイン・ソース間に発生した
ものが、５ｖのダイオードを用いると４０Ｖ程度に低減
されることが判明した。
また、ステージ■で現れるドレイン・ソース間の電圧は
Ｓｒサイリスタ１の順阻止ゲイン（アノード電圧とその
アノード電圧を阻止するために必要なゲート逆電圧の比
）と漏れ電流に依存することが実験により確かめられた
。
Ｓｒサイリスタ１の順阻止ゲイン（アノード電圧とその
アノード電圧を阻止するために必要なゲート逆電圧の比
）と漏れ電流に依存することが実験により確かめられた
。
１２０ｏＶクラスのＳＩサイリスタのカスコード接続に
対しても順阻止ゲインが３０で漏れ電流が２ ｍ Ａ程
度のＳＩサイリスタの場合には、アノード・カソード間
に１２００Ｖの電圧を印加した時のステージ■で現れる
ドレイン・ソース間の電圧は６０Ｖ以下に抑えられるこ
とが確認された。
対しても順阻止ゲインが３０で漏れ電流が２ ｍ Ａ程
度のＳＩサイリスタの場合には、アノード・カソード間
に１２００Ｖの電圧を印加した時のステージ■で現れる
ドレイン・ソース間の電圧は６０Ｖ以下に抑えられるこ
とが確認された。
順阻止ゲインがより高くかつ漏れ電流が小さいＳＩサイ
リスタを用いれば、ドレイン・ソース間の電圧は更に低
く抑えることが可能になる。
リスタを用いれば、ドレイン・ソース間の電圧は更に低
く抑えることが可能になる。
上記実施例の複合型半導体装置によれば、（１）ターン
オン時にダイオード３のビルトイン電圧がオンゲート電
圧としてＳｌサイリスタ１に加わるので、順阻止ゲイン
が比較的高く（はぼ１００）、ノーマリオフに近いＳｌ
サイリスタにも、オンゲート電圧を与えるための複雑な
回路を付加することなく、カスコード接続を適用できる
。（２）ＳＩサイリスタのゲートに接続するダイオード
逆方向耐電圧をＩＯＶ以下（好ましくは５■以下）にし
、ダイオードの順回復電圧を低下させることにより、ス
テージ■てＭＯＳＦＥＴ２のドレイン・ソース間に印加
される電圧を、ｄｉ／ｄｔ＝ ３００ Ａ／μｓｅｃ
、オン電流５０Ａの条件で５０Ｖ以下に抑えることが可
能になる。（３）ＳＩサイリスタとして順阻止ゲインが
３０以上で、オフ電圧を印加した時の漏れ電流が２ ｍ
Ａ以下のものを採用することにより、アノードオフ電
圧１２００Ｖに対してステージ■におけるＭＯＳＦＥＴ
２のドレイン・ソース間の電圧を６０Ｖ以下に抑制でき
る。
オン時にダイオード３のビルトイン電圧がオンゲート電
圧としてＳｌサイリスタ１に加わるので、順阻止ゲイン
が比較的高く（はぼ１００）、ノーマリオフに近いＳｌ
サイリスタにも、オンゲート電圧を与えるための複雑な
回路を付加することなく、カスコード接続を適用できる
。（２）ＳＩサイリスタのゲートに接続するダイオード
逆方向耐電圧をＩＯＶ以下（好ましくは５■以下）にし
、ダイオードの順回復電圧を低下させることにより、ス
テージ■てＭＯＳＦＥＴ２のドレイン・ソース間に印加
される電圧を、ｄｉ／ｄｔ＝ ３００ Ａ／μｓｅｃ
、オン電流５０Ａの条件で５０Ｖ以下に抑えることが可
能になる。（３）ＳＩサイリスタとして順阻止ゲインが
３０以上で、オフ電圧を印加した時の漏れ電流が２ ｍ
Ａ以下のものを採用することにより、アノードオフ電
圧１２００Ｖに対してステージ■におけるＭＯＳＦＥＴ
２のドレイン・ソース間の電圧を６０Ｖ以下に抑制でき
る。
したがって、以上の（１）〜（３）により、従来技術で
は不可能であった１００ＯＶを超えるカスコード接続を
比較的容易に実現することが可能になった・ Ｇ１発明の効果 本発明は上述の如くであって、ＳＩサイリスタとＭＯＳ
ＦＥＴをカスコード接続してなるものにおいて、ＳＩサ
イリスタのゲートとＭＯＳＦＥＴのソース間にダイオー
ドを順方向に接続したから、高性能にして高電圧用に適
した複合型半導体装置が得られる。
は不可能であった１００ＯＶを超えるカスコード接続を
比較的容易に実現することが可能になった・ Ｇ１発明の効果 本発明は上述の如くであって、ＳＩサイリスタとＭＯＳ
ＦＥＴをカスコード接続してなるものにおいて、ＳＩサ
イリスタのゲートとＭＯＳＦＥＴのソース間にダイオー
ドを順方向に接続したから、高性能にして高電圧用に適
した複合型半導体装置が得られる。
第１図は本発明の実施例による複合型半導体装置の回路
図、第２図は第１図の複合型半導体装置のターンオフ特
性図、第３図は従来の複合型半導体装置の回路図である
。 Ｉ・・・ＳＩサイリスタ、２・・・ＭＯＳＦＥＴ、３・
・・ダイオード、Ａ・・・ＳＩサイリスタのアノード、
ＧＩ・・・ＳＩサイリスタのゲート、Ｋ・・・Ｓｌサイ
リスタのカソード、Ｄ・・・ＭＯＳＦＥＴのドレイン、
Ｓ・・・ＭＯＳＦＥＴのソース、Ｇ２・・・ＭＯＳＦＥ
Ｔのゲート、Ｃ・・カソード端子。 外１名
図、第２図は第１図の複合型半導体装置のターンオフ特
性図、第３図は従来の複合型半導体装置の回路図である
。 Ｉ・・・ＳＩサイリスタ、２・・・ＭＯＳＦＥＴ、３・
・・ダイオード、Ａ・・・ＳＩサイリスタのアノード、
ＧＩ・・・ＳＩサイリスタのゲート、Ｋ・・・Ｓｌサイ
リスタのカソード、Ｄ・・・ＭＯＳＦＥＴのドレイン、
Ｓ・・・ＭＯＳＦＥＴのソース、Ｇ２・・・ＭＯＳＦＥ
Ｔのゲート、Ｃ・・カソード端子。 外１名
Claims (2)
- （１）ＳＩサイリスタのカソードをＭＯＳＦＥＴのドレ
インに接続し、上記ＳＩサイリスタのゲートをＭＯＳＦ
ＥＴのソースに接続して外部へ取り出す第１の電極とし
、上記ＳＩサイリスタのアノードを第２の電極とすると
ともに、上記ＭＯＳＦＥＴのゲートを第３の電極とした
複合型半導体装置において、上記ＳＩサイリスタのゲー
トとＭＯＳＦＥＴのソース間にダイオードを順方向に接
続したことを特徴とする複合型半導体装置。 - （２）ＳＩサイリスタのカソードをＭＯＳＦＥＴのドレ
インに接続し、上記ＳＩサイリスタのゲートをＭＯＳＦ
ＥＴのソースに接続して外部へ取り出す第１の電極とし
、上記ＳＩサイリスタのアノードを第２の電極とすると
ともに、上記ＭＯＳＦＥＴのゲートを第３の電極とした
複合型半導体装置において、上記ＳＩサイリスタのゲー
トとＭＯＳＦＥＴのソース間にダイオードを順方向に接
続してなり、上記ダイオードの逆方向耐電圧が１０Ｖ以
下にして、上記ＳＩサイリスタの順阻止ゲインが３０以
上であり、オフした時の漏れ電流が２ｍＡ以下であるこ
とを特徴とする複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20077690A JPH0484463A (ja) | 1990-07-27 | 1990-07-27 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20077690A JPH0484463A (ja) | 1990-07-27 | 1990-07-27 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484463A true JPH0484463A (ja) | 1992-03-17 |
Family
ID=16429994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20077690A Pending JPH0484463A (ja) | 1990-07-27 | 1990-07-27 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
| KR100853346B1 (ko) * | 2005-02-28 | 2008-08-21 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 표시 장치 및 그 제조 방법 |
| JP2011067051A (ja) * | 2009-09-18 | 2011-03-31 | Sharp Corp | インバータと、それを用いた電気機器および太陽光発電装置 |
-
1990
- 1990-07-27 JP JP20077690A patent/JPH0484463A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
| KR100853346B1 (ko) * | 2005-02-28 | 2008-08-21 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 표시 장치 및 그 제조 방법 |
| JP2011067051A (ja) * | 2009-09-18 | 2011-03-31 | Sharp Corp | インバータと、それを用いた電気機器および太陽光発電装置 |
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