JPH0779424B2

JPH0779424B2 - 変倍信号発生装置

Info

Publication number: JPH0779424B2
Application number: JP63302749A
Authority: JP
Inventors: 秀近熊本; 司松下
Original assignee: 三田工業株式会社
Priority date: 1988-11-29
Filing date: 1988-11-29
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPH02148970A; US5070412A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル画像形成装置等において画像デ
ータを拡大又は縮小するための変倍信号を発生する変倍
信号発生装置に関するものである。

〔従来の技術〕

最近の画像形成装置等の分野においては、画像情報をデ
ィジタル処理することがさかんに行われている。例えば
画像形成装置としてディジタル複写機を例にとると、こ
のディジタル複写機は、スキャナ部とプリンタ部とから
構成されている。そして、スキャナ部において原稿を走
査し、画像をディジタル化するとともに、信号補正等の
画像処理を行い、このディジタル画像データをプリンタ
部に送出する。プリンタ部では、前記画像データにもと
づいてレーザユニットを作動させ、プリントユニットで
記録紙上に画像を記録する。

このようなディジタル複写機においては、その特質を生
かして種々の画像処理機能を有している。画像データの
変倍についても種々の方式が提案されているが、一般的
には、２つのメモリ間で、読出アドレス発生用のクロッ
ク（以下、読出用クロックと記す）と書き込みアドレス
発生用のクロック（以下、書き込み用クロックと記す）
を制御することにより変倍処理が行われる。

例えば、画像データを２倍に拡大する場合は、所定の周
波数のクロックで読み出したデータを、その２倍の周波
数を有するクロックで書き込めば、同一画素が２回書き
込まれることとなり、画像データは２倍に拡大されるこ
ととなる。

〔発明が解決しようとする課題〕

前記のような変倍処理を行う回路は、特開昭60−1974号
公報、特開昭60−83988号公報等に示されている。前者
の公報では、例えば主走査方向に関しては、入力データ
ラインバッファと出力データラインバッファのアドレス
及びリード／ライト動作を変倍率に応じてコントロール
している。即ち、入力データラインバッファに送られて
きた画像データを、出力データラインバッファに書き込
む際に、入力データラインバッファの１ビットのデータ
を出力データラインバッファの２ビットにわたって書き
込むことにより、２倍拡大を実現している。そしてその
際に、１ライン分の均一レベルの画像データについて
は、変倍処理しても変倍前後でパターンが変化しないこ
とに着目し、変倍処理を省略して変倍時間を短縮するこ
とが記載されている。

また、後者の公報では、変倍すべき信号を並列に受ける
データセレクタを２個以上を設けるとともに、その出力
を制御し、各データセレクタの出力同志の組合せから拡
大された信号データを得ることが記載されている。

しかし、前記両公報に記載の変倍処理回路では、いずれ
も整数倍の変倍しか行うことができない。特に、最近の
ようにズーム機能が求められる複写機においては、前記
のような変倍回路では対応できない。

この発明の目的は、簡単な回路構成で、任意の変倍率の
変倍信号を得ることができる変倍信号発生装置を提供す
ることにある。

［課題を解決するための手段］（１）第１の発明に係る変倍信号発生装置は、記憶手段
に記憶されたディジタルデータを変倍するための読出用
クロック及び書き込み用クロックを発生する装置であ
る。

この装置は、基本クロックを発生する基本クロック発生
手段と、前記基本クロックを分周してそれぞれ異なる周
波数の複数の分周クロックを発生する分周クロック発生
手段と、前記読出用クロックと書き込み用クロックのパ
ルス数の比が、指定された倍率となるよう前記基本クロ
ック発生手段及び分周クロック発生手段から発生される
クロックを組み合わせるための選択信号を発生する選択
信号発生手段と、この選択信号発生手段からの選択信号
に応じて前記基本クロック及び分周クロックを組み合わ
せて変倍クロックを作成し、この変倍クロックを読出用
クロック又は書き込み用クロックとして出力する変倍ク
ロック発生手段とを備えている。

前記選択信号発生手段は、前記基本クロック及び複数の
分周クロックのうちのいずれのクロックを組み合わせる
かを選択するためのクロック選択信号を出力するクロッ
ク選択信号出力手段と、前記クロック選択信号によって
選択された各クロックを組み合わせるタイミングを決定
するための信号を出力するタイミング信号出力手段とを
有している。

前記クロック選択信号出力手段は、ベースクロックを選
択するためのコードデータを保持する第１データ保持手
段と、前記ベースクロックと組み合わせるべき第１の組
み合わせクロックを選択するためのコードデータを保持
する第２データ保持手段と、前記ベースクロックと組み
合わせるべき第２の組み合わせクロックを選択するため
のコードデータを保持する第３データ保持手段と、前記
タイミング信号出力手段からのタイミング信号に応じ
て、第１、第２及び第３データ保持手段からいずれのコ
ードデータを選択出力するかを制御するためのコントロ
ール手段とからなる。

前記タイミング信号出力手段は、前記変倍クロック発生
手段から出力された変倍クロックを計数するカウンタ
と、このカウンタの計数値と予めセットされたプリセッ
ト値とを比較して、両者が一致したときに前記コントロ
ール手段にタイミング信号としての一致信号を出力する
コンパレータとからなる。

なお、前記コントロール手段は、前記コンパレータから
の一致信号がデータ端子に入力され、これを所定の動作
タイミングで出力するフリップフロップからなるのが好
ましい。

（２）第２の発明に係る変倍信号発生装置は、記憶手段
に記憶されたディジタルデータを変倍するための読出用
クロック及び書き込み用クロックを発生する装置であ
る。

前記変倍クロック発生手段は、前記第１、第２又は第３
データ保持手段からのコードデータをデコードするデコ
ード手段と、このデコード手段のデコード結果によっ
て、所定のタイミングで各クロックを選択するセレクタ
手段とからなる。

なお、前記デコード手段及びセレクタ手段は、それぞれ
のデータ端子に前記第２セレクタ回路の出力の各ビット
が入力される３つのフリップフロップと、第１入力端子
に前記基本クロック発生手段からの基本のクロックが、
第２入力端子に前記２分周クロック発生器からの２分周
クロックが、第３入力端子に前記３分周クロック発生器
からの３分周クロックが、第４入力端子に前記４分周ク
ロック発生器からの４分周クロックがそれぞれ入力さ
れ、第１〜第３デコード端子に前記フリップフロップの
各出力が入力されており、この第１〜第３デコード端子
に入力されるコードに応じて前記基本クロック及び各分
周クロックのいずれかを選択して出力するデコーダ・セ
レクタ手段とからなるのが好ましい。

（３）なお、前記各発明において、前記第１及び第２デ
ータ保持手段は、第１〜第３入力端子に３ビット構成の
第１の組み合わせクロックコードが入力され、第４〜第
６入力端子に３ビット構成の第２の組み合わせクロック
コードが入力され、セレクト端子に前記コントロール手
段からの信号が入力され、このセレクト端子に入力され
る信号の論理状態によって前記第１又は第２の組み合わ
せクロックコードを出力端子に出力する第１セレクタ回
路と、第１〜第３入力端子に３ビット構成のベースクロ
ックコードが入力され、第４〜第６入力端子に前記第１
セレクタ回路の出力が入力され、セレクト端子に前記コ
ントロール手段からの信号が入力され、このセレクト端
子に入力される信号の論理状態によって前記ベースクロ
ックコード又は前記第１セレクタ回路からのクロックコ
ードを出力端子に出力する第２セレクタ回路とからなる
のが好ましい。

［作用］（１）第１の発明に係る変倍信号発生装置においては、
基本クロック及びこれを分周したそれぞれ周波数の異な
る複数の分周クロックが得られる。そして、指定された
変倍率に応じて、これらのクロックのうちのいずれのク
ロックを組み合わせるかを決定するための選択信号が、
選択信号発生手段から出力される。変倍クロック発生手
段では、前記選択信号により、読出用クロックと書き込
み用クロックのパルス数の比が指定された変倍率となる
ように、所定のクロックが組み合わされ、変倍クロック
が作成される。この変倍クロックは、変倍率に応じて読
出用クロック又は書き込み用クロックとして出力され
る。

ここでは、前記選択信号発生手段が、前記基本クロック
及び複数の分周クロックのうちのいずれのクロックを組
み合わせるかを選択するためのクロック選択信号を出力
するクロック選択信号出力手段と、前記クロック選択信
号によって選択された各クロックを組み合わせるタイミ
ングを決定するための信号を出力するタイミング信号出
力手段とを有しており；前記クロック選択信号出力手段
が、ベースクロックを選択するためのコードデータを保
持する第１データ保持手段と、前記ベースクロックと組
み合わせるべき第１の組み合わせクロックを選択するた
めのコードデータを保持する第２データ保持手段と、前
記ベースクロックと組み合わせるべき第２の組み合わせ
クロックを選択するためのコードデータを保持する第３
データ保持手段と、前記タイミング信号出力手段からの
タイミング信号に応じて、第１、第２及び第３データ保
持手段からいずれのコードデータを選択出力するかを制
御するためのコントロール手段とからなり；前記タイミ
ング信号出力手段が、前記変倍クロック発生手段から出
力された変倍クロックを計数するカウンタと、このカウ
ンタの計数値と予めセットされたプリセット値とを比較
して、両者が一致したときに前記コントロール手段にタ
イミング信号としての一致信号を出力するコンパレータ
とからなるので、周波数の異なる複数のクロックの組み
合わせにより変倍クロックを作成し、簡単な構成で、任
意の変倍率で信号を拡大、縮小することができる。

（２）第２の発明に係る変倍信号発生装置においては、
基本クロック及びこれを分周したそれぞれ周波数の異な
る複数の分周クロックが得られる。そして、指定された
変倍率に応じて、これらのクロックのうちのいずれのク
ロックを組み合わせるかを決定するための選択信号が、
選択信号発生手段から出力される。変倍クロック発生手
段では、前記選択信号により、読出用クロックと書き込
み用クロックのパルス数の比が指定された変倍率となる
ように、所定のクロックが組み合わされ、変倍クロック
が作成される。この変倍クロックは、変倍率に応じて読
出用クロック又は書き込み用クロックとして出力され
る。

ここでは、前記選択信号発生手段が、前記基本クロック
及び複数の分周クロックのうちのいずれのクロックを組
み合わせるかを選択するためのクロック選択信号を出力
するクロック選択信号出力手段と、前記クロック選択信
号によって選択された各クロックを組み合わせるタイミ
ングを決定するための信号を出力するタイミング信号出
力手段とを有しており；前記クロック選択信号出力手段
が、ベースクロックを選択するためのコードデータを保
持する第１データ保持手段と、前記ベースクロックと組
み合わせるべき第１の組み合わせクロックを選択するた
めのコードデータを保持する第２データ保持手段と、前
記ベースクロックと組み合わせるべき第２の組み合わせ
クロックを選択するためのコードデータを保持する第３
データ保持手段と、前記タイミング信号出力手段からの
タイミング信号に応じて、第１、第２及び第３データ保
持手段からいずれのコードデータを選択出力するかを制
御するためのコントロール手段とからなり；前記変倍ク
ロック発生手段が、前記第１、第２又は第３データ保持
手段からのコードデータをデコードするデコード手段
と、このデコード手段のデコード結果によって、所定の
タイミングで各クロックを選択するセレクタ手段とから
なるので、周波数の異なる複数のクロックの組み合わせ
により変倍クロックを作成し、簡単な構成で、任意の変
倍率で信号を拡大、縮小することができる。

〔実施例〕

ディジタル複写機の全体構成まず、本発明の実施例による変倍信号発生装置が適用さ
れるディジタル複写機の全体構成を、第３図に基づいて
説明する。

第３図に示すディジタル複写機は、原稿情報を読み取る
スキャナ部１と、画像情報を記録紙に記録するプリンタ
部２とからなっている。スキャナ部１には、その上面に
原稿が載置される原稿台３が設けられている。原稿台３
の下方には、原稿を露光走査してその画像情報を読み取
るための光学ユニット４が配置されている。光学ユニッ
ト４は、光源、反射ミラー、レンズ等から構成されてい
る。そして、光学系ユニット４によって読み取られた画
像情報は、CCDユニット５に結像されるようになってい
る。また、CCDユニット５の後段には画像処理ユニット
６が設けられている。この画像処理ユニット６は、前記
得られた画像情報をディジタル化し、また各種の信号補
正等を行うものである。

プリンタ部２は、画像処理ユニット６で得られたディジ
タル画像データが入力されるレーザユニット７を有して
いる。レーザユニット７からのレーザ光は、画像データ
によって走査制御され、光学系を介してプリントユニッ
ト８に照射されるようになっている。プリントユニット
８は、通常の複写機における画像形成部と同様の構成で
ある。即ち、中央部には静電潜像が形成される感光体ド
ラム8aが配置されている。感光体ドラム8aの周囲には、
感光体ドラム8aを所定の電位に帯電させる帯電装置8b、
静電潜像を現像する現像装置8c、記録紙にトナー像を転
写するための転写装置8d、感光体ドラム8aから記録紙を
分離するための記録紙分離装置8e、及び感光体ドラム8a
上の残留トナーを除去するクリーニング装置8fが配置さ
れている。プリンタ部２の下部には、記録紙を収納する
給紙カセット９からの記録紙を、プリントユニット８、
定着部10の順に搬送して、排紙トレイ11に排出する搬送
系70が設けられている。

画像処理ユニットの構成第４図は、前記第３図に示した画像処理ユニット６のブ
ロック構成を示すものである。図において、13はCCDユ
ニット５に設けられたCCDセンサ12からのアナログ画像
データをディジタル信号に変換するA/D変換回路、14は
原稿の幅方向の光量補正を行うためのシェーディング補
正回路である。

15及び16は前記シェーディング補正の行われた画像デー
タがそのまま書き込まれるラインメモリ、17及び18はこ
のラインメモリ15及び16の画像データが変倍されて書き
込まれるラインメモリである。これらの対となったライ
ンメモリ15及び16と、ラインメモリ17及び18は、リード
／ライトイネーブル信号により、どちらか一方に対して
のみデータの書き込み／読出が可能となり、他方は逆の
動作、即ち読出／書き込みが行われるようになってい
る。19は操作部から指定された変倍率に応じて読出用ク
ロック及び書き込み用クロックを発生するとともに、こ
の各クロックに応じて読出用アドレス及び書き込み用ア
ドレスを発生する変倍信号発生回路である。変倍信号発
生回路19は、変倍クロックを発生する変倍クロック出力
部19aと、この変倍クロック出力部19aを制御するCPU19b
と、プログラム及びデータテーブル等が格納されたROM1
9cと、RAM19dとを備えている。20は前記ラインメモリ17
及び18から読み出された画像データに対して、濃度処
理、二値化処理等を行う処理回路である。この処理回路
20の出力データが、プリンタ部２に送出されるようにな
っている。

変倍信号発生回路第１図は前記第４図に示された変倍信号発生回路19の機
能ブロックを示したものである。この変倍信号発生回路
19は、ベースクロックと、クロックＡ又はクロックＢと
を組み合わせて変倍クロックを発生し、これを読出用ク
ロック又は書き込み用クロックとして出力するための回
路である。なお、ベースクロック、クロックＡ、クロッ
クＢのそれぞれにどのような周波数のクロックを選択す
るかは、前記第４図に示したCPU19bからの信号によって
決定される。そして、この変倍信号発生回路19は、クロ
ック発生部21と、クロック選択信号発生部22と、タイミ
ング信号出力部23と、選択部24とから構成されている。

クロック発生部21は、各種の周波数のクロックを発生す
るためのものであり、原クロック（基本クロック）を発
生する原クロック発生器25と、原クロックをそれぞれ２
分周、３分周、４分周したクロックを発生する２分周ク
ロック発生器26、３分周クロック発生器27、及び４分周
クロック発生器28とを有している。

また、クロック選択信号発生部22は、組み合わせるクロ
ックを選択するためのものであり、CPU19bからのベース
クロックコード、クロックＡコード、クロックＢコード
を、それぞれラッチする第１〜第３データラッチ33〜35
を有している。36は第１イネーブルコントローラであ
り、この出力は、第２データラッチ34に接続されるとと
もに、インバータ38及びOR回路40を介して第１データラ
ッチ33に接続されている。このイネーブル信号の接続に
より、第１データラッチ33及び第２データラッチ34のい
ずれか一方のみの出力が選択されるようになっている。
また、37は第２イネーブルコントローラであり、この出
力は、第３データラッチ35に接続されるとともに、イン
バータ39及びOR回路40を介して第１データラッチ33に接
続されている。このイネーブル信号の接続により、第１
データラッチ33及び第３データラッチ35のいずれか一方
のみの出力が選択されるようになっている。なお、第１
及び第２イネーブルコントローラ36,37からのイネーブ
ル信号の出力タイミングは、タイミング信号出力部23か
らの信号によって制御されるようになっている。

タイミング信号出力部23は、クロックを組み合わせるタ
イミングを決定するためのタイミング信号を出力するも
のであり、クロックＡカウンタ30及びクロックＡ用コン
パレータ29からなるクロックＡ用タイミング信号出力部
と、クロックＢカウンタ31及びクロックＢ用コンパレー
タ32からなるクロックＢ用タイミング信号出力部とから
構成されている。各カウンタ30,31は、それぞれ変倍ク
ロックのパルス数をカウントするものである。また、各
コンパレータ29,32は、カウンタ30,31のカウント値が、
予めセットされたカウント値になったときにタイミング
信号を出力するものである。

また、選択部24は、前記クロック選択信号発生部22から
のクロックコードをデコードするためのデコーダ41と、
このデコーダ41出力に応じて原クロック又は各分周クロ
ックを選択するセレクタ42とから構成されている。

変倍信号発生回路19の具体的回路構成第２図は前記第１図の構成を具体的に実施するための回
路図を示したものである。なお、この第２図では主走査
方向の変倍クロックの発生回路について示しており、副
走査方向については、光学系の移動速度の制御で行うこ
ととする。図中、第１図と同一符号は同一又は相当のも
のを示している。前記クロック発生部21は、そのクロッ
ク端子に原クロック（CLOCK）が入力されるフリップフ
ロップにより構成されており、２分周クロック発生器26
は１つのフリップフロップで構成されており、このフリ
ップフロップは、そのクロック端子に原クロックが接続
され、Ｄ端子にその出力が接続されており、Ｑ端子に
２分周クロックを得るようになっている。また、３分周
クロック発生器27は、直列に接続された２つのフリップ
フロップ27a,27bと、NAND回路27cとから構成されてい
る。フリップフロップ27a,27bのクロック端子には原ク
ロックが接続されており、フリップフロップ27bのＤ端
子にはフリップフロップ27aのＱ出力が接続されてい
る。また、NAND回路27cの入力には、フリップフロップ2
7a,27bのＱ出力が接続され、その出力はフリップフロッ
プ27aのＤ端子に接続されている。そして、フリップフ
ロップ27aのＱ出力に３分周クロックが得られるように
なっている。さらに４分周クロック発生器28は、直列に
接続された３つのフリップフロップ28a,28b,28cと、NAD
回路28dとから構成されている。各フリップフロップ28
a,28b,28cのクロック端子には原クロックが接続されて
おり、フリップフロップ28bのＤ端子にはフリップフロ
ップ28aのＱ出力が、フリップフロップ28cのＤ端子には
フリップフロップ28bのＱ出力が接続されている。NAND
回路28dの入力には、フリップフロップ28a,28b,28cのＱ
出力が接続され、その出力はフリップフロップ28aのＤ
端子に接続されている。そして、フリップフロップ28a
のＱ出力に４周分クロックが得られるようになってい
る。また、各分周クロック発生器26,27,28のそれぞれの
クリア端子には、後述するクロック選択コードの最上位
ビット（第３位ビット，）、第２位ビット（）、最
下位ビット（）が接続されている。

第１図のクロック選択信号発生部22を構成する第１〜第
３データラッチ33〜35は、セレクタ回路45及び46によっ
て構成されている。セレクタ回路46のＡ入力端子（A1〜
A3）には、SC0,SC1,SC2の３ビット構成のクロックＡコ
ードが入力されており、またＢ入力端子（B1〜B3）に
は、TC0,TC1,TC2の３ビット構成のクロックＢコードが
入力されている。また、セレクタ回路45のＡ入力端子に
は、FC0,FC1,FC2の３ビット構成のベースクロックコー
ドが入力され、Ｂ入力端子には、セレクタ回路46の出力
が入力されている。そして各セレクタ回路45,46のセレ
クト端子には、後述するイネーブルコントロール36,37
からのイネーブル信号（選択信号）が接続されており、
ともに「１」でＢ入力端子に入力された信号が、「０」
でＡ入力端子に入力された信号が選択され、この選択さ
れた信号が、Ｙ出力端子（Y1〜Y3）に出力されるように
なっている。Ｙ出力端子は、それぞれ選択部24を構成す
るフリップフロップ47〜49のＤ端子に接続されている。

選択部24は、第１図のデコーダ41及びセレクタ42の両機
能を有するデコーダ・セレクタ43と、前述のフリップフ
ロップ47〜49とから構成されている。デコーダ・セレク
タ43のデータ入力端子には、各クロックが接続されてい
る。即ち、入力端子D0には原クロックが、D1には２分周
クロック発生器26からの２分周クロック（）が、D2に
は３分周クロック発生器27からの３分周クロック（）
が、D4には４分周クロック発生器28からの４分周クロッ
ク（）がそれぞれ接続されている。またデコード端子
A,B,Cには、前記フリップフロップ47〜49の各Ｑ出力が
接続されており、ここでは、「A,B,C」が「000」で原ク
ロックを、「100」で２分周クロック（）を、「010」
で３分周クロック（）を、「001」で４分周クロック
（）を選択して、Ｙ出力端子に出力するようになって
いる。なお、このＹ出力端子から出力されるクロック
が、変倍クロックである。また、前記フリップフロップ
47〜49のクリア端子には、水平同期信号（HSYNC）が接
続され、またクロック端子には初期化信号（INIT）等の
信号によって作動する動作タイミング設定回路59からの
制御信号が接続されている。

タイミング信号出力部23を構成するクロックＡカウンタ
30は、最大100までカウントできるように、２個の16進
カウンタにより構成されている。各カウンタ30のクロッ
ク端子には、前記デコーダ・セレクタ43のＹ出力である
変倍クロック（）が接続され、またクリア端子には、
後述するイネーブルコントローラ36のＱ出力である選択
信号が接続されている。そして、このカウンタ30のカウ
ント出力QA〜QDは、各カウンタ30に対応して設けられた
クロックＡ用コンパレータ29のＰ入力端子（P0〜P3）に
接続されている。コンパレータ29のＱ入力端子（Q0〜Q
3）には、所定のプリセット値（CA0〜CA7）がセットさ
れるようになっている。そして、カウント値Ｐとプリセ
ット値Ｑとが等しくなったときに、その出力端子（Ｐ＝
Ｑ端子）から、一致信号として「１」が出力されるよう
になっている。なお、クロックＢ用のカウンタ31、コン
パレータ32も全く同様の構成となっている。

第１図の第１イネーブルコントローラ36及びインバータ
38は、コンパレータ29からの一致信号が入力されるNAND
回路50と、このNAND回路50の出力がＤ端子に接続された
フリップフロップ51とを有している。フリップフロップ
51のクロック端子には、初期化信号又は動作タイミング
設定回路59からの出力信号が接続され、クリア端子に
は、水平同期信号が接続されている。また、NAND回路50
の入力には、プリセット値が０、即ち各ビットがすべて
「０」の場合にのみ「０」を出力するNAND回路53の出力
が接続されている。このNAND回路53の入力には、プリセ
ット値の各ビットが入力されるNOR回路群52の各出力が
接続されている。このようにして、プリセット値が０の
場合は、コンパレータ29からの一致信号がフリップフロ
ップ51に入力されないようになっている。また、第２イ
ネーブルコントローラ37の構成も同様であり、NAND回路
54,57と、フリップフロップ55と、NOR回路群56とからな
っている。

そして、前記フリップフロップ51のＱ出力（選択信号）
は、そのままOR回路40を介してセレクタ回路46のセレク
ト端子に接続されるとともに、出力（選択信号）はOR
回路40を介してセレクタ回路45のセレクト端子に接続さ
れている。一方、第２イネーブルコントローラ37側のフ
リップフロップ55のＱ出力（選択信号）は、インバータ
58及びOR回路40を介してセレクタ回路46のセレクト端子
に、また出力（選択信号）は、そのままOR回路40を介
してセレクタ回路45のセレクト端子に接続されている。

59は前記第１図には示していないが、各フリップフロッ
プのデータの初期設定したり、また動作タイミングを設
定するための動作タイミング設定回路であり、OR回路6
0、フリップフロップ61及び64、インバータ62、及びAND
回路63を有している。初期化信号又はフリップフロップ
61のＱ出力は、OR回路60を介してフリップフロップ51及
び55のクロック端子に接続されている。フリップフロッ
プ61のＤ端子には、デコーダ・セレクタ43のＹ出力であ
る変倍クロック（）が接続され、クロック端子には、
原クロックの周波数の２倍の周波数を有するクロック
（CLOCK2X:以下、２倍クロックと記す）が接続されてい
る。また、その出力はAND回路63に入力されている。A
ND回路63の入力には、インバータ62により得られる初期
化信号の反転信号が入力されており、前記フリップフロ
ップ61の出力との論理積が、前記選択部24の各フリッ
プフロップ47〜49のクロック端子に接続されている。フ
リップフロップ64のＤ端子には、前記選択部24のフリッ
プフロップ47の出力（）が接続され、クロック端子
には、２倍クロックが接続されている。そして、フリッ
プフロップ64のＱ出力は、原クロックが入力されるAND
回路65の他方入力に接続されている。なお、フリップフ
ロップ61及び64のクリア端子には、水平同期信号が接続
されている。

画像データの流れ次に第４図により画像データの流れについて説明する。

スキャン部１の光学ユニット４が走査することによっ
て、原稿の画像情報が読み取られる。この原稿画像情報
は、光学系を介してCCDセンサ12に入力される。CCDセン
サ12の出力は、画像処理ユニット６のA/D変換回路13に
よってディジタルデータに変換される。このディジタル
データは、シェーディング補正され、所定の書き込みク
ロックにしたがって、ラインメモリ15又は16に書き込ま
れる。このときR/Wイネーブル信号によって、ラインメ
モリ15にデータが書き込まれる時は、その読出が禁止さ
れて、ラインメモリ16側の読出が可能となり、逆にライ
ンメモリ16にデータが書き込まれる時は、その読出が禁
止されて、ラインメモリ15側の読出が可能となる。

ラインメモリ15及び16のデータは、変倍信号発生回路19
からの読出用クロックによって読み出され、この読み出
されたデータは、変倍信号発生回路19からの書き込み用
クロックによって、ラインメモリ17及び18に書き込まれ
る。このときの、読出用クロックと書き込み用クロック
のパルス数の比を変倍クロック発生回路19aで制御する
ことにより、変倍率に応じてデータが拡大又は縮小され
てラインメモリ17及び18に書き込まれる。そして、この
ラインメモリ17及び18のデータは、変倍信号発生回路19
からの読出用クロックによって読み出され、濃度処理、
二値化処理されてプリンタ部２へ送出される。

変倍クロックの発生動作次に変倍クロックの発生動作について説明する。なお、
本実施例による変倍率は、25〜400％とする。

操作パネル上で変倍率が設定されると、この変倍率の値
によって組み合わせるクロックの種類及びそのタイミン
グが、第６図のフローチャートによって決定される。な
お、クロックを組み合わせるタイミングは、クロックＡ
用コンパレータ29及びクロックＢ用コンパレータ32にプ
リセットする値によって決定される。

まず、第６図のフローチャートに使用する記号を、以下
のように定義する。

ZOOM（ズーム値）：設定された変倍率（％）を示す変数 Base（ベース値）：変倍クロックのベースとなるクロッ
クを示す変数Ａ−CLK（クロックＡ変数）：変倍クロックに組み合わ
せるクロックＡを示す変数Ｂ−CLK（クロックＢ変数）：変倍クロックに組み合わ
せるクロックＢを示す変数 Th（しきい値）：組合せ番号（Comb）算出のためのスレ
ッショルドレベルを示す変数 Comb（組合せ番号）：カウンタテーブル（０〜50）の組
合せ番号を決定するための変数なお、カウンタテーブルは、第５図に示すテーブルを示
している。このカウンタテーブルは、所定の変倍率が設
定されたとき、組合せ番号（Comb）Ｎを選択し、そのと
きはクロックＡ用コンパレータ29のプリセット値（CNT
−Ａ）がｉで、クロックＢ用コンパレータ32のプリセッ
ト値（CNT−Ｂ）がｊであることを示している。例え
ば、変倍率が100％（200％,300％,400％も同様）である
場合は、組合せ番号「０」を選択し、クロックＡ用プリ
セット値及びクロックＢ用プリセット値をともに「０」
とする。また、199％（299％,399％も同様）の場合は、
組合せ番号「１」を選択し、クロックＡ用プリセット値
を「99」、クロックＢ用プリセット値を「０」とする。
同様に、198％（298％,398％も同様）の場合は、組合せ
番号「２」を選択し、クロックＡ用プリセット値を「4
9」、クロックＢ用プリセット値を「０」とする。この
ようにして、変倍率に応じてこのテーブルを参照して各
値が決定される。また、テーブル中の「Diff」は、
「０」でクロックＡとクロックＢの周波数が同じ場合
を、「１」で両クロックの周波数が異なる場合を示して
いる。

ここで、変倍率が25〜400％の場合は、376種類の変倍率
の設定が必要であり、一般的にはこのカウンタテーブル
の組合せも376種類必要と考えられる。しかし、例えば1
99％、299％のように、下２桁が同じ変倍率の場合は、
クロックを組み合わせるタイミングを共通化することが
できる。即ち、199％の場合は、読出用クロックとし
て、２分周クロックを99カウントし、100カウント目に
原クロックを挿入した変倍クロックとし、書き込み用ク
ロックを原クロックとすればよい。また299％の場合
は、読出用クロックとして、３分周クロックを99カウン
トし、100カウント目に原クロックを挿入した変倍クロ
ックとし、書き込み用クロックを原クロックとすればよ
い。このように、199％と299％とでは、100カウント目
に異なる周波数のクロックを挿入するというタイミング
は共通であり、したがって、組合せ番号としては０〜50
で対処することができる。

次に前記フローチャートにしたがってクロックの選択、
タイミングの選択動作について説明する。まず、ステッ
プS1で変倍率に相当するズーム値（ZOOM）の値を判断す
る。変倍率が25〜99％である場合は、ズーム値も「25〜
99」となり、「25〜29」の場合、「30〜39」の場合、
「40〜69」の場合、「70〜99」の場合に区別して各処理
を行う。

ズーム値が「25〜29」の場合は、ステップS2〜４にて、
ベースクロックコード（FC）として４分周クロック「00
1」を、ベース値（Base）に「４」を、またしきい値（T
h）に「25」をそれぞれセットする。ズーム値が「30〜3
9」の場合は、ステップS5〜７にて、ベースクロックコ
ードとして３分周クロック「010」を、ベース値に
「３」を、またしきい値に「33」をそれぞれセットす
る。ズーム値が「40〜69」の場合は、ステップS8〜10に
て、ベースクロックコードとして２分周クロック「10
0」を、ベース値に「２」を、またしきい値に「50」を
それぞれセットする。また、ズーム値が「70〜99」の場
合は、ステップS11〜13にて、ベースクロックコードと
して原クロック「000」を、ベース値に「１」を、また
しきい値に「100」をそれぞれセットする。

変倍率に応じて各値がセットされると、ステップS14又
はステップS15に移行する。ステップS14及びS15では、
｜「ズーム値」−「しきい値」｜を演算し、この値を組
合せ番号（Comb）としてセットする。ステップS16で
は、ズーム値がしきい値より大きいか否かを判断する。
NOであれば、ステップS17で、クロックＡ変数（Ａ−CL
K）として「ベース値−１」の値をセットし、YESであれ
ば、ステップS18で、クロックＡ変数として「ベース値
＋１」の値をセットする。また、ステップS15で組合せ
番号がセットされた後は、ステップS19でクロックＡ変
数として、「ベース値＋１」の値をセットする。

一方、ズーム値が100〜400の場合は、100〜150の場合、
151〜250の場合、251〜350の場合、351〜400の場合に区
別して各処理を行う。

ズーム値が100〜150の場合は、ステップS20及び21に
て、ベースクロックコードとして「000」を、ベース値
として「１」をそれぞれセットする。ズーム値が151〜2
50の場合は、ステップS22及び23にて、ベースクロック
コードとして「100」を、ベース値として「２」をそれ
ぞれセットする。ズーム値が251〜350の場合は、ステッ
プS24及び25にて、ベースクロックコードとして「010」
を、ベース値として「３」をそれぞれセットする。ズー
ム値が351〜400の場合は、ステップS26及び27にて、ベ
ースクロックコードとして「001」を、ベース値として
「４」をそれぞれセットする。

これらの各値のセットを行った後は、ステップS28に
て、しきい値として、ズーム値の下２桁をセットする。
ステップS29では、このしきい値によって組合せ番号及
びクロックＡ変数にそれぞれ異なる値をセットする。即
ち、しきい値が「０」の場合は、ステップS30及び31に
て、組合せ番号としてしきい値をそのままセットし、ク
ロックＡ変数としてベース値をセットする。しきい値が
「０」より大きく「49」以下の場合は、組合せ番号とし
てしきい値をそのままセットし、クロックＡ変数として
「ベース値＋１」をセットする。またしきい値が「50」
以上「99」以下の場合は、組合せ番号として（100−し
きい値）を、クロックＡ変数として「ベース値−１」を
セットする。

次にステップS36では、前記クロックＡ変数の値を判断
する。クロックＡ変数が「１」の場合は、ステップS37
にて、クロックＡコード（SC）として原クロック「00
0」をセットする。同様に、クロックＡ変数が「２」の
場合は、ステップS38にて、クロックＡコードとして２
分周クロック「100」を、クロックＡ変数が「３」の場
合は、ステップS39にて、クロックＡコードとして３分
周クロック「010」を、クロックＡ変数が「４」の場合
は、クロックＡコードとして４分周クロック「001」を
セットする。

ステップS41では、前記処理でセットされた組合せ番号
において、カウンタテーブルのDiffの値が「１」か否か
を判断する。YESであれば、ステップS42にてクロックＢ
変数（Ｂ−CLK）としてベース値をセットし、NOであれ
ば、ステップS43にてクロックＢ変数としてクロックＡ
変数の値をセットする。

次にステップS44にてクロックＢ変数の値を判断する。
クロックＢ変数が「１」の場合は、ステップS45にて、
クロックＢコード（TC）として原クロック「000」をセ
ットする。同様に、クロックＢ変数が「２」の場合は、
ステップS46にて、クロックＢコードとして２分周クロ
ック「100」を、クロックＢ変数が「３」の場合は、ス
テップS47にて、クロックＢコードとして３分周クロッ
ク「010」を、クロックＢ変数が「４」の場合は、ステ
ップS48にてクロックＢコードとして４分周クロック「0
01」をセットする。

このようにして、ベースクロック、クロックＡ、クロッ
クＢとして、それぞれどのような周波数のクロックを使
用するかを決定するためのクロックコードが決定され
る。この後、ステップS49にて、カウンタテーブルを参
照して、前記処理で設定された組合せ番号にしたがって
各コンパレータ29,32にセットするプリセット値をセッ
トする。

前記処理によって、設定された変倍率に応じて、第２図
のベースクロックコードFC、クロックＡコードSC、クロ
ックＢコードTC、プリセット値CNT−Ａ及びCNT−Ｂがセ
ットされる。

水平同期信号（HSYNC）が各フリップフロップ回路のク
リア端子に入力された後、最初の初期化信号（INIT）が
動作タイミング設定回路59に入力されると、この初期化
信号はOR回路60を介してフリップフロップ51,55のクロ
ック端子に入力される。一方、タイミング信号出力回路
23からの出力が、NAND回路50,54を介してフリップフロ
ップ51,55のＤ端子に入力されている。このＤ端子に入
力されている状態が、前記クロック端子に入力される信
号のタイミングでＱ端子に出力される。

フリップフロップ51のＱ出力は、OR回路40を介してセレ
クタ回路46のセレクト端子に入力されるとともに、クロ
ックＡカウンタ30のクリア端子に入力される。クロック
Ａカウンタ30は、クリア端子に「０」が入力されてクリ
ア状態となる。したがって、コンパレータ29から一致信
号「１」が出力されるごとに、クロックＡカウンタ30は
そのカウント値がクリアされる。また、前記フリップフ
ロップ51の出力は、OR回路40を介してセレクタ回路45
のセレクト端子に入力される。

一方、フリップフロップ55のＱ出力は、インバータ58及
びOR回路40を介してセレクタ回路46のセレクト端子に入
力されるとともに、そのままクロックＢカウンタ31のク
リア端子に入力される。したがって、前記同様に、コン
パレータ32から一致信号「１」が出力されるごとに、ク
ロックＢカウンタ31はそのカウント値がクリアされる。
またフリップフロップ55の出力は、OR回路40を介して
セレクタ回路45のセレクト端子に入力される。

セレクタ回路46及び45では、そのセレクト端子に入力さ
れている信号の状態によって、Ａ入力又はＢ入力のいず
れかが選択される。即ち、セレクト端子に「１」が入力
されていればＢ入力が、「０」が入力されていればＡ入
力が選択される。したがって、セレクタ回路45のＢ入力
には、クロックＡコード又はクロックＢコードが入力さ
れ、セレクタ回路45のセレクト端子の状態で、ベースク
ロックコードか、あるいはクロックＡコード又はクロッ
クＢコードが選択されて出力される。

セレクタ回路45の出力の各ビットは、それぞれ選択部24
のフリップフロップ47〜49のＤ端子に入力される。各フ
リップフロップ47〜49は、動作タイミング設定回路59を
構成するフリップフロップ61の出力をクロックとし
て、前記セレクタ回路45の出力をＱ端子に出力する。こ
の３ビット出力は、クロック選択コードとして機能し、
デコーダ・セレクタ43の制御端子（A,B,C）に入力され
る。デコーダ・セレクタ43の入力端子には、原クロック
と、各分周クロック発生器26,27,28で作成された２分周
クロック（）、３分周クロック（）、及び４分周ク
ロック（）とが入力されている。そして、デコーダ・
セレクタ43は、制御端子に入力されるコードデータに基
づいて、その入力端子に入力される原クロック又は各分
周クロックのいずれかを選択し、Ｙ端子に出力する。こ
のＹ端子の出力されるクロックが変倍クロックである。

変倍クロックは、クロックＡカウンタ30及びクロックＢ
カウンタ31のクロック端子に入力され、カウントされ
る。そして、そのカウント出力はコンパレータ29,32に
出力され、このコンパレータ29,32で予めプリセットさ
れた値と比較される。前記カウント値とコンパレータ2
9,32のプリセット値が一致した場合は、それぞれ一致信
号が「１」出力され、この一致信号はNAND回路50,54を
介してフリップフロップ51,55のＤ端子に「０」として
入力される。なお、コンパレータ29,32に、プリセット
値として「０」でない何らかの値がセットされていれ
ば、NAND回路53,57の出力は「１」となり、前記一致信
号はNAND回路50,54を通過し、選択信号としてセレクタ
回路46,45のセレクト端子に入力される。一方、前記コ
ンパレータ29,32から一致信号が出力された場合の各フ
リップフロップ51,55のＱ出力「０」は、各カウンタ30,
31のクリア端子に入力され、そのカウント値をクリアす
る。

このような動作を繰り返して、ベースクロックコードと
クロックＡコードを、クロックＡ用コンパレータ29にプ
リセットされたカウント値に応じたタイミングでもって
組合せ、ベースクロックコードで設定された周波数のク
ロックと、クロックＡコードで設定された周波数のクロ
ックとにより変倍クロックを作成する。また、同様に、
ベースクロックコードとクロックＢコードを、クロック
Ｂ用コンパレータ32にプリセットされたカウント値に応
じたタイミングでもって組合せ、ベースクロックコード
で設定された周波数のクロックと、クロックＢコードで
設定された周波数のクロックとにより変倍クロックを作
成する。

具体例次に具体例として、149％に変倍する場合の動作を説明
する。

まず、149％の場合の、ベースクロックコード、クロッ
クＡコード、クロックＢコード、及びコンパレータのプ
リセット値の設定について説明する。

第６図のフローチャートを参照して、149％の場合は、
ステップS1でズーム値が100〜150と判断され、ステップ
S20に移行する。このステップS20及び次ステップS21で
は、ベースクロックコード（FC）として原クロックコー
ド「000」をセットし、またベース値として「１」をセ
ットする。

次にステップS28に移行し、しきい値としてズーム値の
下２桁、即ち「49」をセットする。ステップS29ではし
きい値を判断する。この例ではしきい値が「49」である
からステップS32及び33に進む。そして組合せ番号とし
て前記しきい値「49」をセットし、またクロックＡ変数
として「ベース値＋１」、即ち「２」をセットする。

ステップS36に移行し、クロックＡ変数の値を判断す
る。前記ステップS33にてクロックＡ変数は「２」にセ
ットされており、したがって、ステップS38に移行し、
クロックＡコード（SC）として、２分周クロック「10
0」をセットする。ステップS41では、カウンタテーブル
を参照し、Diffの値を判断する。この例では、組合せ番
号は前記ステップS32で「49」にセットされており、Dif
fの値は「１」である。したがって、ステップS42に移行
し、クロックＢ変数としてベース値をセットする。ベー
ス値は、ステップS21にて「１」をセットされており、
このステップS42の処理によりクロックＢ変数は「１」
となる。

次にステップS44に移行し、クロックＢ変数を判断す
る。ここでは「１」であるから、ステップS45に移行
し、クロックＢコード（TC）として原クロック「000」
をセットする。このようにして各クロックコードを設定
した後、ステップS49にて、カウンタテーブルを参照し
て、コンパレータ29,32にプリセット値をセットする。
この例では、クロックＡ用コンパレータ29に「１」が、
クロックＢ用コンパレータ32に「99」がセットされる。

このようにして各値がセットされた後、各クロックを組
合せて、149％用の変倍クロックが作成される。以下、
第７図のタイミングチャートを参照しながら説明する。
前記各値がセットされた後、各フリップフロップのクリ
ア端子に水平同期信号が入力され、初期化される（タイ
ミングt1）。この状態では、フリップフロップ51のＱ出
力は「０」である。そして、前記水平同期信号が入力さ
れた後、タイミングt2で最初の初期化信号が入力される
と、この初期化信号はOR回路60を介してフリップフロッ
プ51のクロック端子に入力される。この初期状態では、
まだコンパレータ29から一致信号が出力されておらず、
フリップフロップ51のＤ端子は「１」である。したがっ
て、前記初期化信号の入力されたタイミングt2で、フリ
ップフロップ51のＱ端子には「１」が、端子には
「０」が出力される。

また、前記初期化信号はフリップフロップ55のクロック
端子にも入力される。クロックＢ用コンパレータ32につ
いても、一致信号が出力されていないので、フリップフ
ロップ55のＤ端子入力は「１」である。したがって、フ
リップフロップ55のＱ端子からは、前記初期化信号の入
力タイミングで「１」が、また端子からは「０」が出
力される。

前記フリップフロップ51のＱ出力「１」と、フリップフ
ロップ55のＱ出力の反転信号「０」はOR回路40に入力さ
れ、結局セレクタ回路46のセレクト端子には「１」が入
力される。また、各フリップフロップ51,55の出力
「０」，「０」は、OR回路40を介してセレクタ回路45の
セレクト端子に入力される。したがって、セレクタ回路
46ではクロックＢコードが選択され、これがセレクタ回
路45のＢ入力に入力され、さらにセレクタ回路45で、そ
のＡ入力であるベースクロックコードである原クロッ
クコード「000」が選択される。

このコードの各ビットは、それぞれフリップフロップ47
〜49のＤ端子に入力される。一方、動作タイミング設定
回路59のフリップフロップ61の出力は、この時点では
「１」を２倍クロックのタイミングで出力している。ま
た、初期化信号はタイミングt2から所定の期間後、
「０」となるので、前記フリップフロップ61の出力
「１」は、AND回路63を通過して前記各フリップフロッ
プ47〜49のクロック端子に入力される。したがって、タ
イミングt3においては、各フリップフロップ47〜49のＱ
端子から「０」，「０」，「０」が出力され、これらは
デコーダ・セレクタ43に入力される。デコーダ・セレク
タ43の入力には、原クロックと各分周クロックが入力さ
れているが、前記「000」コードにより、Ｙ端子からは
変倍クロックとして原クロックC1（第７図のD.SEL Y参
照）が出力される。

前記Ｙ端子から出力された変倍クロックは、クロックＡ
カウンタ30と、クロックＢカウンタ31のクロック端子に
入力される。いま、クロックＡ用コンパレータ29には、
プリセット値として「１」が設定されているので、前記
変倍クロックが１パルス入力されたことにより、一致信
号「１」を出力する。また、クロックＢ用コンパレータ
32のプリセット値は「99」であるので、一致信号は出力
されない。

前記コンパレータ29からの一致信号「１」により、フリ
ップフロップ51のＤ端子には、「０」が入力される。一
方、前記Ｙ端子から出力された変倍クロックは動作タイ
ミング設定回路59のフリップフロップ61のＤ端子にも入
力されている。そして、このフリップフロップ61は２倍
クロックのタイミングでＱ端子に「１」を出力し、この
信号はOR回路60を介してフリップフロップ51のクロック
端子に入力される。したがって、このクロックタイミン
グ（タイミングt4）に応じて、フリップフロップ51のＱ
出力は「０」、出力は「１」となる。なお、このフリ
ップフロップ51のＱ出力「０」により、前記クロックＡ
カウンタ30はクリアされる。

クロックＢ側のフリップフロップ55からの信号は、先と
同様に「０」であるから、セレクタ回路46のセレクト端
子には「０」、またセレクタ回路45のセレクト端子には
「１」が入力される。したがって、セレクタ回路46では
Ａ入力側のクロックＡコードが選択され、さらにセレク
タ回路45においては、Ｂ入力側の前記セレクタ回路46の
選択出力、即ちクロックＡコードが選択され、そのＹ端
子には２分周クロックコード「100」が出力される。

これらのコードは、前記同様にしてフリップフロップ47
〜49を介してデコーダ・セレクタ43に入力される。した
がって、デコーダ・セレクタ43は、前記コード「100」
にしたがって２分周クロックを選択し、これをＹ端子に
変倍クロックC2として出力する（タイミングt5）。

この変倍クロックC2は、クロックＡカウンタ30と、クロ
ックＢカウンタ31のクロック端子に入力されるが、クロ
ックＡカウンタ30は、前記フリップフロップ51のＱ出力
「０」によってクリアされているので、そのカウント値
は「０」となる。したがって、コンパレータ29からは一
致信号は出力されない。したがって、フリップフロップ
51のＤ端子は「１」となり、そのＱ出力は、フリップフ
ロップ61からのクロックで（タイミングt6）「１」とな
る。このフリップフロップ51のＱ出力「１」により、ク
ロックＡカウンタ30のクリアは解除される。

これにより、前記同様の動作でセレクタ回路45で原クロ
ックが選択され、デコーダ・セレクタ43のＹ端子から変
倍クロックC3として原クロックが出力される。そして、
その原クロックはクロックＡカウンタ30でカウントされ
て前記同様に一致信号「１」を出力し、次には変倍クロ
ックC4として２分周クロックが選択される。

このようにして、原クロックと２分周クロックとが交互
に選択され、出力されていく。そして、変倍クロックC9
9が出力され、クロックＢカウンタ31で原クロック及び
２分周クロックが99個カウントされると、クロックＢ用
コンパレータ32から一致信号「１」が出力される。これ
により、フリップフロップ55のＤ端子は「０」となり、
そのＱ出力は、フリップフロップ61からのクロック（タ
イミングt7）で「０」となる。このフリップフロップ55
のＱ出力「０」はインバータ58で反転され、「１」とな
ってOR回路40を通過し、セレクタ回路46のセレクト端子
に入力される。一方、フリップフロップ55の出力
「１」は、そのままOR回路40を通過してセレクタ回路45
のセレクト端子に入力される。

したがって、セレクタ回路46ではクロックＢコードが選
択され、またセレクタ回路45でもそのままクロックＢコ
ードが選択される。この例では、クロックＢコードとし
て、原クロックコード「000」が設定されているので、
前記同様の動作によって、デコーダ・セレクタ43で原ク
ロックが選択され、100個目の変倍クロックC100として
原クロックが出力される。

100カウント目に、このクロックＢとしての原クロック
が出力された後は、前記同様にして、原クロックと２分
周クロックとが出力される。

このような動作によって、変倍クロックは、原クロック
と２分周クロックとが１パルスごとに交互に出力される
とともに、その100カウント目に原クロックが出力され
るようなクロックとなる。

このような変倍クロックを読出用クロックとして使用
し、また原クロックを書き込み用として使用すれば、ク
ロックC1でラインメモリ15又は16から読み出された１画
素は、そのまま書き込み用原クロックで１画素としてラ
インメモリ17又は18に書き込まれ、２分周クロックC2で
読み出された１画素は、書き込み用原クロックで２画素
として書き込まれる。このように、２画素の読み出しに
対して３画素分の画素が書き込まれるが、最後の100カ
ウント目の１画素に対しては、書き込みも１画素分とし
て書き込まれる。これをクロックのパルス数として見る
と、読み出しクロック100に対して書き込みクロック149
となり、画像情報は149％に拡大されたこととなる。

他の拡大、縮小においても、前記同様に、指定された変
倍率にしたがって第６図のフローチャートで各クロッ
ク、プリセット値を設定し、プリセット値に応じたタイ
ミングでクロックを組み合わせることにより、任意の変
倍クロックを得ることができる。

このように本実施例によれば、25〜400％の範囲で、１
％毎の変倍率を設定し、画像情報を変倍することができ
る。また、このための回路構成は、第２図で明らかなよ
うに、非常に簡単となる。

〔他の実施例〕

（ａ）前記実施例では、クロックの種類を、原クロッ
ク、２分周クロック、３分周クロック、及び４分周クロ
ックの４種類としたが、クロックの種類及び周波数は前
記実施例に限定されるものではない。

（ｂ）前記実施例では、変倍率の範囲を25〜400％と
したが、この範囲については、使用するクロックの種類
等によって各種の範囲が設定できる。

（ｃ）前記実施例では、各回路を構成するフリップフ
ロップの動作タイミングを設定するために、動作タイミ
ング設定回路59を設けたが、使用するフリップフロップ
のタイプ、また各回路の構成によっては、動作タイミン
グ設定回路59を省略することも可能である。

（ｄ）前記実施例では、主走査方向についてのみ変倍
クロックを発生するようにしたが、副走査方向について
も、垂直同期信号により各信号のタイミングをとり、前
記実施例と同様の構成で変倍クロックを発生するように
してもよい。

（ｅ）前記実施例では、ディジタル複写機に本発明を
適用した場合について説明したが、本発明はファクシミ
リ装置等の他の画像処理装置においても同様に適用でき
る。

［発明の効果］（１）第１の発明に係る変倍信号発生装置においては、
選択信号発生手段が、基本クロック及び複数の分周クロ
ックのうちのいずれのクロックを組み合わせるかを選択
するためのクロック選択信号を出力するクロック選択信
号出力手段と、クロック選択信号によって選択された各
クロックを組み合わせるタイミングを決定するための信
号を出力するタイミング信号出力手段とを有しており；
クロック選択信号出力手段が、ベースクロックを選択す
るためのコードデータを保持する第１データ保持手段
と、ベースクロックと組み合わせるべき第１の組み合わ
せクロックを選択するためのコードデータを保持する第
２データ保持手段と、ベースクロックと組み合わせるべ
き第２の組み合わせクロックを選択するためのコードデ
ータを保持する第３データ保持手段と、タイミング信号
出力手段からのタイミング信号に応じて、第１、第２及
び第３データ保持手段からいずれのコードデータを選択
出力するかを制御するためのコントロール手段とからな
り；タイミング信号出力手段が、前記変倍クロック発生
手段から出力された変倍クロックを計数するカウンタ
と、このカウンタの計数値と予めセットされたプリセッ
ト値とを比較して、両者が一致したときに前記コントロ
ール手段にタイミング信号としての一致信号を出力する
コンパレータとからなるので、周波数の異なる複数のク
ロックの組み合わせにより変倍クロックを作成し、簡単
な構成で、任意の変倍率で信号を拡大、縮小することが
できる。

（２）第２の発明に係る変倍信号発生装置においては、
選択信号発生手段が、基本クロック及び複数の分周クロ
ックのうちのいずれのクロックを組み合わせるかを選択
するためのクロック選択信号を出力するクロック選択信
号出力手段と、クロック選択信号によって選択された各
クロックを組み合わせるタイミングを決定するための信
号を出力するタイミング信号出力手段とを有しており；
クロック選択信号出力手段が、ベースクロックを選択す
るためのコードデータを保持する第１データ保持手段
と、ベースクロックと組み合わせるべき第１の組み合わ
せクロックを選択するためのコードデータを保持する第
２データ保持手段と、ベースクロックと組み合わせるべ
き第２の組み合わせクロックを選択するためのコードデ
ータを保持する第３データ保持手段と、タイミング信号
出力手段からのタイミング信号に応じて、第１、第２及
び第３データ保持手段からいずれのコードデータを選択
出力するかを制御するためのコントロール手段とからな
り；変倍クロック発生手段が、第１、第２又は第３デー
タ保持手段からのコードデータをデコードするデコード
手段と、このデコード手段のデコード結果によって、所
定のタイミングで各クロックを選択するセレクタ手段と
からなるので、周波数の異なる複数のクロックの組み合
わせにより変倍クロックを作成し、簡単な構成で、任意
の変倍率で信号を拡大、縮小することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による変倍クロック発生回路
の機能ブロックを示す図、第２図はその具体的構成例を
示す回路図、第３図は前記変倍クロック発生回路を有す
るディジタル複写機の概略構成を示す図、第４図は前記
ディジタル複写機における画像データの流れを示す図、
第５図は前記変倍クロック発生回路に用いられるカウン
タテーブルの内容を示す図、第6A図及び第6B図は前記変
倍クロック発生回路においてクロックの選択動作及び組
合せタイミングの選択動作を説明するための図、第７図
は前記変倍クロック発生回路の動作を説明するためのタ
イミングチャート図である。 21……クロック発生部、22……クロック選択信号発生
部、23……タイミング信号出力部、24……選択部、25…
…原クロック発生器、26……２分周クロック発生器、27
……３分周クロック発生器、28……４分周クロック発生
器。

Claims

【特許請求の範囲】

【請求項１】記憶手段に記憶されたディジタルデータを
変倍するための読出用クロック及び書き込み用クロック
を発生する変倍信号発生装置であって、基本クロックを発生する基本クロック発生手段と、前記基本クロックを分周してそれぞれ異なる周波数の複
数の分周クロックを発生する分周クロック発生手段と、前記読出用クロックと書き込み用クロックのパルス数の
比が、指定された倍率となるよう前記基本クロック発生
手段及び分周クロック発生手段から発生されるクロック
を組み合わせるための選択信号を発生する選択信号発生
手段と、この選択信号発生手段からの選択信号に応じて前記基本
クロック及び分周クロックを組み合わせて変倍クロック
を作成し、この変倍クロックを読出用クロック又は書き
込み用クロックとして出力する変倍クロック発生手段と
を備え、前記選択信号発生手段は、前記基本クロック及び複数の
分周クロックのうちのいずれのクロックを組み合わせる
かを選択するためのクロック選択信号を出力するクロッ
ク選択信号出力手段と、前記クロック選択信号によって
選択された各クロックを組み合わせるタイミングを決定
するための信号を出力するタイミング信号出力手段とを
有しており、前記クロック選択信号出力手段は、ベースクロックを選
択するためのコードデータを保持する第１データ保持手
段と、前記ベースクロックと組み合わせるべき第１の組
み合わせクロックを選択するためのコードデータを保持
する第２データ保持手段と、前記ベースクロックと組み
合わせるべき第２の組み合わせクロックを選択するため
のコードデータを保持する第３データ保持手段と、前記
タイミング信号出力手段からのタイミング信号に応じ
て、第１、第２及び第３データ保持手段からいずれのコ
ードデータを選択出力するかを制御するためのコントロ
ール手段とからなり、前記タイミング信号出力手段は、前記変倍クロック発生
手段から出力された変倍クロックを計数するカウンタ
と、このカウンタの計数値と予めセットされたプリセッ
ト値とを比較して、両者が一致したときに前記コントロ
ール手段にタイミング信号としての一致信号を出力する
コンパレータとからなる、変倍信号発生装置。
【請求項２】前記コントロール手段は、前記コンパレー
タからの一致信号がデータ端子に入力され、これを所定
の動作タイミングで出力するフリップフロップからな
る、請求項（１）に記載の変倍信号発生装置。
【請求項３】記憶手段に記憶されたディジタルデータを
変倍するための読出用クロック及び書き込み用クロック
を発生する変倍信号発生装置であって、基本クロックを発生する基本クロック発生手段と、前記基本クロックを分周してそれぞれ異なる周波数の複
数の分周クロックを発生する分周クロック発生手段と、前記読出用クロックと書き込み用クロックのパルス数の
比が、指定された倍率となるよう前記基本クロック発生
手段及び分周クロック発生手段から発生されるクロック
を組み合わせるための選択信号を発生する選択信号発生
手段と、この選択信号発生手段からの選択信号に応じて前記基本
クロック及び分周クロックを組み合わせて変倍クロック
を作成し、この変倍クロックを読出用クロック又は書き
込み用クロックとして出力する変倍クロック発生手段と
を備え、前記選択信号発生手段は、前記基本クロック及び複数の
分周クロックのうちのいずれのクロックを組み合わせる
かを選択するためのクロック選択信号を出力するクロッ
ク選択信号出力手段と、前記クロック選択信号によって
選択された各クロックを組み合わせるタイミングを決定
するための信号を出力するタイミング信号出力手段とを
有しており、前記クロック選択信号出力手段は、ベースクロックを選
択するためのコードデータを保持する第１データ保持手
段と、前記ベースクロックと組み合わせるべき第１の組
み合わせクロックを選択するためのコードデータを保持
する第２データ保持手段と、前記ベースクロックと組み
合わせるべき第２の組み合わせクロックを選択するため
のコードデータを保持する第３データ保持手段と、前記
タイミング信号出力手段からのタイミング信号に応じ
て、第１、第２及び第３データ保持手段からいずれのコ
ードデータを選択出力するかを制御するためのコントロ
ール手段とからなり、前記変倍クロック発生手段は、前記第１、第２又は第３
データ保持手段からのコードデータをデコードするデコ
ード手段と、このデコード手段のデコード結果によっ
て、所定のタイミングで各クロックを選択するセレクタ
手段とからなる、変倍信号発生装置。
【請求項４】前記デコード手段及びセレクタ手段は、それぞれのデータ端子に前記第２セレクタ回路の出力の
各ビットが入力される３つのフリップフロップと、第１入力端子に前記基本クロック発生手段からの基本の
クロックが、第２入力端子に前記２分周クロック発生器
からの２分周クロックが、第３入力端子に前記３分周ク
ロック発生器からの３分周クロックが、第４入力端子に
前記４分周クロック発生器からの４分周クロックがそれ
ぞれ入力され、第１〜第３デコード端子に前記フリップ
フロップの各出力が入力されており、この第１〜第３デ
コード端子に入力されるコードに応じて前記基本クロッ
ク及び各分周クロックのいずれかを選択して出力するデ
コーダ・セレクタ手段と、からなる請求項（３）に記載の変倍信号発生装置。
【請求項５】前記第１、第２及び第３データ保持手段
は、第１〜第３入力端子に３ビット構成の第１の組み合わせ
クロックコードが入力され、第４〜第６入力端子に３ビ
ット構成の第２の組み合わせクロックコードが入力さ
れ、セレクト端子に前記コントロール手段からの信号が
入力され、このセレクト端子に入力される信号の論理状
態によって前記第１又は第２の組み合わせクロックコー
ドを出力端子に出力する第１セレクタ回路と、第１〜第３入力端子に３ビット構成のベースクロックコ
ードが入力され、第４〜第６入力端子に前記第１セレク
タ回路の出力が入力され、セレクト端子に前記コントロ
ール手段からの信号が入力され、このセレクト端子に入
力される信号の論理状態によって前記ベースクロックコ
ード又は前記第１セレクタ回路からのクロックコードを
出力端子に出力する第２セレクタ回路と、からなる請求項（１）〜（４）のいずれかに記載の変倍
信号発生装置。