JPH02150000A - 誤り自己訂正機能付き半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、固定欠陥ビットや、α線等の入射により生ず
る非固定的ビット誤りを自動的に検出し、かつ訂正を行
う誤り自己訂正機能付き半導体記憶装置に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては、特公昭６２−３
５１９８号公報等に記載されるものがめった。以下、そ
の構成を図を用いて説明する。

第２図（ａ＞、（ｂ）は従来の誤り自己訂正機能付き半
導体記憶装置の原理説明図である。

この誤り自己訂正機能付き半導体記憶装置は、水平・垂
直パリティチエツク方式を１次元化し、１本のワード線
に接続しているメモリセル単位で適用させることにより
、半導体記憶装置内で発生するビット誤りを自己訂正す
るものである。

第２図において、仮に１６個のデータビットを考えた場
合、その１６個のデータビット１を４×４のマトリクス
上に配置し、検査用のビットとして水平方向のパリティ
ビット２を４ビツト、垂直方向のパリティビット３を４
ビット設ける。なお、パリティチエツクは、偶数パリテ
ィチエツク方式を用いる。

ここで、１６個のデータビット１．４個の水平パリティ
ビット２、及び４個の垂直パリティビット３を第２図（
ａ）の破線矢印で示すように移動すると、同２次元マト
リクスは第２図（ｂ）のような１次元マトリクスに変換
することができる。

従って、第２図（ｂ）の１次元マトリクスにおける２４
ビツトのうち、上位の１６ビツト中の任意の１ヒツトの
誤りは、同図の実線矢印で示すグループ毎に下位８ビツ
トのパリティビットと比較することにより、誤りビット
位置を検出することができる。そのため、上位１６ビツ
トの任意の１ビツトに固定欠陥、あるいは非固定的欠陥
が生じても、その欠陥ビット位置を排他的論理和ゲート
（以下、ＥＯＲゲートという）で検出し、その検出結果
に基づき欠陥ビットの誤り訂正を簡単に行うことができ
る。

（発明の解決しようとする課題） しかしながら、上記構成の装置では、データ格納用のデ
ータビットに対してそれに付加する検査用ビットの数が
多くなる。例えば、第２図の例でみると、１６個のデー
タビット１に対して検査用ビット２，３が８ビツト必要
となるため、同じ記憶容量の記憶装量を実現するために
、メモリセルが１．５倍となり、それに応じてチップサ
イズ（面積）の増大を招き、その増大を低減することが
困難であった。

本発明は前記従来技術が持っていた課題として、チップ
サイズの増大の点について解決した誤り自己訂正機能付
き半導体記憶装置を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、情報を記憶する複
数のメモリセルと、前記メモリセルの情報の誤りを検出
して訂正を行うための水平パ１ノテイセル、垂直パリテ
ィセル及びパリティ検査セル等の複数の検査用セルを備
えた誤り自己訂正Ｕ、（能付き半導体記憶装置において
、前記複数のメモリセルの一部を省略し、その省略前の
前記複数のメモリセルの検査情報を記憶させるパリティ
検査セルを設ける。ざらに、前記省略後の他のメモリセ
ルの出力と前記検査用セルの出力とを演算して前記省略
したメモリセルの情報を得るＥＯＲゲート等の演算手段
と、前記検査用セル及びパリティ検査セルの検査情報に
基づき前記省略前の複数のメモリセルの情報の誤りを検
出しその訂正を行うＥＯＲゲート、アンドゲート、オア
ゲート及び入出力制御回路等からなる訂正手段とを、設
けたものである。

（作　用） 本発明によれば、以上のように誤り自己訂正機能付き半
導体記憶装置を構成したので、複数のメモリセルの一部
を省略することは、チップ面積の増大を低減する働きを
し、またパリティ検査セルは、誤りの発生しているビッ
トの位置を決定するために必要な情報を出力する働きを
する。演算手段は省略したメモリセルの情報を出力する
機能を有し、その出力を含めた全ての情報の誤りが訂正
手段により訂正される。従って、前記課題を解決できる
のである。

（実施例） 第１図は本発明の実施例を示す誤り自己訂正機能付き半
導体記憶装置の構成図でおる。

この誤り自己訂正機能付き半導体記憶装置は、−例とし
て１６個のデータビット構成を示すもので、メモリセル
部１０、水平パリティセル部１１、垂直パリティセル部
１２、及びパリティ検査セル部１３．１４を備えている
。

メモリセル部１０は、１６個のデータビットを４×４の
マトリクス上に配置したもので、符号ａＨｊ（但し、ｉ
、ｊ＝ｏ　〜３）は１６個のデータビットに対応するメ
モリセルを示している。１６個のデータビットのうち、
６個のメモリセルａ。１゜ａ０２＝　ａ０３＝　ａ１２
＝　ａ１３＝　ａ２３を有するメモリセル部には符号１
０Ａが付されている。また、対角線上の４個のメモリセ
ルａｏｏ、ａ１１．ａ２２．ａ３３を有するメモリセル
部１０Ｂは、省略されて半導体記憶装置には形成されな
い。

水平パリティセル部１１は、メモリセル部１０の水平方
向のパリティビット、つまり各水平方向のパリティ情報
を記憶する水平パリティセル（検査用セル）ｐｘｊ（但
し、ｊ＝Ｏ〜３）を有している。垂直パリティセル部１
２は、メモリセル部１０の垂直方向のパリティビット、
つまり各垂直方向のパリティ情報を記憶する垂直パリテ
ィセル（検査用セル）ｐい（但し、ｉ＝Ｏ〜３）を有し
ている。パリティ検査セル部１３は、水平方向の４個の
パリティビットまたは垂直方向の４個のパリティビット
のパリティ情報を記憶するパリティ検査セル（検査用セ
ル）ｐｘ、を有し、さらにパリテイ検査セル部１４は、
メモリセル部’ＩＯＡのパリティ情報（即ち、誤りの発
生しているビットの位置を決定するために必要な情報）
を記憶するパリティ検査セルｐ７を有している。

なお、メモリセル部１０Ｂは実際には設けられないので
、そのメモリセル部１０Ｂの情報を出力する場合には、
そのメモリセルａｏｏ、ａ１１．ａ２２゜ａ３３の属す
る水平群または垂直群のパリティビットと、同じ群に属
する他のビットとの、演算結果により出力する構成にな
っている。例えば、メモリセルａ。０の情報を出力する
場合には、水平パリティセルｐｘｏ（または垂直パリテ
ィセルｐ、０）の出力と、他のメモリセルａ１ｏ、ａ２
ｏ、ａ３ｏ（またはａ。１．ａｏ２．ａｏ３）の出力と
を演算して該メモリセルａ。０の格納情報を求め、その
情報を出力する。従って、１６個のデータビットに対し
て、必要となるメモリセルは、メモリセル部１０の１２
個と、それ以外の１０個の合計２２個あればよいことに
なる。

以上の構成において、（１）メモリセル部１０の誤り検
出方法と、（２）水平パリティセル部１１、垂直パリテ
ィセル部１２及びパリティ検査セル部１３．１４の誤り
検出方法とについて説明する。

（１）メモリセル部１０の誤り検出方法先ず、メモリセ
ルａｉｊ（ｉ、ｊ＝Ｏ〜３）の１ビツト（実質時には、
メモリセル部１０Ｂの４ビツトを除いた１２ビツト中の
１ビツト）に誤りが発生した場合を考える。

仮に、メモリセルａ１３の情報に誤りが発生したとする
と、メモリセルａ１１の情報はメモリセルａ１ｏ、ａ１
２．ａ１３及び垂直パリティセルＩ）ｙｌの出力の演算
より求めるため、そのメモリセルａ１１の情報も誤った
情報になる。この状態で、１６個のデータヒツト（ａ　
００”　ａ　３３　＞の各水平方向（ａｏ。

〜ａ３０・ａＯ１〜ａ３１・ａＯ２〜ａ３２・ａＯ３〜
ａ３３）のパリティチエツクを行って、それぞれの結果
と、水平パリティセルｐｘｏ〜ｐＸ３に記載されていた
情報とを比較すると、誤りの発生したメモリセルａ１３
の属する水平群のパリティチエツクの結果と、水平パリ
ティセルｐｘ３の情報とが一致しない。同様に、演算の
結果誤りとなったビット（ａｉｉ）を含む水平群のパリ
ティチエツクの結果と、水平パリティセルＰｘ１の情報
とが一致しないことになる。

但し、メモリセルａ１３ではなく、メモリセルａ３１に
おいて誤りが発生した場合でも、前記と同じ結果が得ら
れるため、同時にメモリセル部１０Ａの６個のデータビ
ットのパリティチエツクを行い、その結果とパリテイ検
査セル１４の情報との比較を行えば、誤りがメモリセル
ａ１３またはａ３１のいずれで発生しているかを判定で
きる。

（２）水平パリティセル部１１、垂直パリティセル部１
２及びパリティ検査セル部１３．１４の誤り検出方法 垂直パリティセルｐ、１で誤りが発生したとすると、そ
の垂直パリティセルｐｙ１及びメモリセルａ１ｏ、ａ１
２．ａ１３の出力を演算して求めたデータビット（ａｌ
ｌ）の情報が誤った情報になる。ここで、水平群のパリ
ティチエツクを行うと、水平パリティセルｐｘ１のみが
不一致となり、他の水平パリティセルｐｘＯ９ｐＸ２”
　ｘ３は一致する。このことから、誤りはパリティビッ
トで発生していることがわかるが、水平パリティセルｐ
ｘ１そのものに誤りが発生していても同じ結果となる。

そのため、同時に、４個の水平パリティセルｐｘＯ””
　ｐｘ３、及び４個の垂直パリティセルＤ　ｖ□”　Ｄ
　ｙ３のそれぞれのパリティチエツクを行いパリテイ検
査セルｐｘ９の記憶情報と比較すれば、誤りが垂直パリ
ティセルｐｙ１で発生しているか、水平パリティセルｐ
ｘｌで発生しているか判定ができる。

パリティ検査セルｐｘ、の誤りについては、４個の水平
パリティセルｐｘｏ〜ｐＸ３及び４個の垂直パリティセ
ルｐｙＯ−ｐｙ３それぞれのパリティチエツクの結果が
一致し、その結果との比較により判定できる。

パリティ検査セルｐ２の誤りは、４個の水平パリティセ
ルｐｘＯ”　ｐｘ３及び４個の垂直パリティセルｌ）　
ｙｏ””　ｐ　ｙ３それぞれのパリティチエツクの結果
とパリテイ検査セルｐｘｖｏ情報の三者が一致している
時に、メモリセル部１０Ａの６個のデータビットのパリ
ティチエツクの結果との比較により判定できる。

以上のように、１６個のデータビットに対して、対角線
上の４ビツトのメモリセルａ。。。

ａｌｌ、ａ２２．ａ３３を省略し、４個の水平パリティ
セルｐ　〜ｐ　と、４個の垂直パリティセルＤｙ□ｘｏ
　　　ｘ３ 〜ｐ、３と、４個の水平パリティセルｐｘｏ””ｘ３あ
るいは４個の垂直パリティセルｌａｙ□〜ｐｙ３のパリ
ティチエツク情報を記憶するパリティ検査セルｐｘ丼、
省略したメモリセル部１０Ｂより下の６ビツトのメモリ
セル部１０Ａのパリティ情報を記憶するパリティ検査セ
ル１４との合計２２個のセルからなる記・践装置では、
２２個のセルのうちのどの１個の情報が誤っていても、
その誤っているビットを的確に検出できる。その上、従
来はパリティビットのため、ｎｘｎビットメモリにおい
て２ｎピツＩ〜の増加が必要であったのに対し、第１図
の記憶装置では（ｎ＋２＞ビットの増加で良く、チップ
面積の増大を低減できる。

第３図は第１図の一構成例を示す誤り自己訂正機能付き
半導体記・旧装置の回路図であり、第１図中の要素と共
通の要素には同一の符号が付されている。

この半導体記憶装置は、データビット幅が１ビツトの場
合の誤り自己訂正機能付き半導体記憶装置を示すもので
、複数のワード線１５及びビット線１６には、メモリセ
ル部１０Ｂを省略したメモリセル部１０．水平パリティ
セル部１１、垂直パリティセル部１２、及びパリティ検
査セル部１３゜１４が接続されている。

ビット線１６にはＥＯＲゲート２０〜３７が接続されて
いる。ＥＯＲゲート２０〜２３は、省略したメモリセル
ａｏｏ、ａ１１．ａ２２．ａ３３と同じ垂直群に属する
各３個のメモリセルａＯ１−ａ０２＝　”０３−　ａ１
０＝　ａ１２＝　８１３−　ａ２０　＝ａ２１＝　ａ２
３−　ａ３０＝　ａ３１−　ａ３２の情報と・その各群
の垂直パリティセルｐｙＯ−ｐ　ｖ３の情報とを入力し
て、省略したメモリセルａｏｏ、ａ１１．ａ２２゜ａ３
３の情報を得る演算手段としての機能を有している。Ｆ
ＯＲゲート２４〜２７は、省略したメモリセルａ。０”
”　ａ３３を含む各水平群のメモリセルａＯＯ〜ａ３０
・ａＯ１〜ａ３１・ａＯ２〜ａ３２・ａＯ３〜ａ３３か
ら読出したデータビットの水平方向のパリティチエツク
を行う回路である。ＥＯＲゲート２８〜３１は、読出し
たデータビットの水平方向のパリティチエツクの結果（
即ち、ＦＯＲゲート２４〜２７の出力）と、水平パリテ
ィセルｐｘＯ〜ｐｘ３に記憶された水平方向のパリティ
情報との比較を行う機能を有している。ＥＯＲゲート３
２は水平パリティセルｐｘｏ”　ｐｘ３から読出した水
平方向のパリティビットのパリティチエツクを行い、Ｅ
ＯＲゲート３３は垂直パリティセルｐ、。〜ｐ、３から
読出した垂直方向のパリティビットのパリティチエツク
を行う機能を有している。ＥＯＲゲート３４．３５はＥ
ＯＲゲート３２．３３の各出力とパリティ検査セルｌ）
　ｘＶ（７）記・邑情報との比較を行い、ＥＯＲゲート
３６はメモリセル部１０Ａにおけるメモリセルａｏ１．
ａｏ２．ａｏ３、ａ１２．ａ１３゜ａ２３の６ビツトの
パリティチエツクを行い、及びＥＯＲゲート３７はＥＯ
Ｒゲート３６の出力とパリティ検査セルｐ７の記憶情報
との比較を行う機能を有している。

メモリセル部１０の全データヒツト（ａ００〜ａ３３）
は各入出力制御回路４０〜５５を介して選択回路７０に
接続され、ざらに水平パリティセルｐｘＯ””　ｐｘ３
は各入出力制御回路５６〜５９を介して選択回路７１に
、垂直パリティセルｌａｙ□〜ｐｙ３は各入出力制御回
路６０〜６３を介して選択回路７２にそれぞれ接続され
ている。パリティ検査セルｐｘｙ、ｐ２は各入出力制御
回路６４．６５に接続されている。選択回路７０，７１
．７２は、アドレス入力によって必要な情報を外部に取
出すための回路である。そのうち、選択回路７０は、ゲ
ート７３を介して入力端子７４に接続されると共に、直
接出力端子７５に接続されている。また、入力端子７４
及び出力端子７５は、ＦＯＲゲート３８の入力側に接続
され、そのＥＯＲゲート３８の出力側か、更新回路７６
．７７を介して選択回路７１．７２に接続されると共に
、更新回路７Ｂ。

７９を介して入出力制御回路６４．６５に接続されてい
る。ここで、ＥＯＲゲート３８は、ＰＩ？的に訂正され
たデータビットの情報と新たに同じメモリセルに書込む
データとの比較を行う機能を有している。更新回路７６
．７７．７８．７９は、新たにデータを書込む時に、Ｅ
ＯＲゲート３８の出力結果によって水平パリティセルｐ
ＸＯ−ｐＸ３、垂直パリティセルＯｙＯ〜ｐ　ｙ３、及
びパリティ検査セルｐｘｙ、ｐ２の前の配置データを更
新する機能を有している。

前記入出力制御回路４０〜６５は、データの人出ツノを
制御するもので、読出しデータに誤りかあれば、それを
制υ１１信号“Ｈ″により訂正する機能を有している。

この制御１信号″ト１″は、アンドゲート（以下、ＡＮ
Ｄゲートという＞８０〜１１４、及びオアゲート（以下
、ＯＲゲートという）１２０〜１２３により生成される
。

ＡＮＤゲート８０〜８５は、ＥＯＲゲート２８〜３１の
出力を入力し、水平方向のパリティチエツクの結果か２
ビット一致しなかった場合、その組合けにより出力を得
、さらにＡＮＤゲート８６〜８９は、ＥＯＲゲート２８
〜３１の出力に基づ゛き、水平方向のパリティチエツク
の結果が１ビツトのみ一致しなかった場合に出力を得る
機能を有している。ＡＮＤゲート９０〜１０１は、ＡＮ
Ｄゲート８０〜８５の出力とＡＮＤゲート３７の出力結
果に応じて訂正の必要なメモリセルａｏ１〜ａＯ３・ａ
ｌｏ・ａ１２・ａ１３・ａ２０・ａ２１・初計ａ３Ｆ”
　ａ３２の出力情報を訂正するための制御信号を入出力
制御回路４１〜４４．４６〜４９．５１〜５４に与える
回路、Ａ　Ｎ　Ｄゲート１０２〜１０５は、ＡＮＤゲー
ト８６〜８９の出力とＡＮＤゲート１１１の出力により
訂正の必要な水平パリティセルｐｘＯ〜ｐＸ３の出力を
訂正するための制御信号を入出力制御回路５６〜５９に
与える回路、Ａ１＼Ｄゲート１０６〜１０９は、ＡＮＤ
ゲート８６〜８９の出力とＡＮＤゲート１１２の出力に
より訂正の必要な垂直パリティセル瞥０〜ｐ、３の出力
を訂正するための制１３１１信号を入出力制御回路６０
〜６３に与える回路である。

ＡＮＤゲート１１０は、ＥＯＲゲート３４゜３５の出力
を入力し、読出した水平方向のパリデイビットのパリテ
ィチエツク及び垂直方向のパリティビットのパリティチ
エツクのいずれもがパリティ検査セルｐｘ、の情報と一
致しなかった場合に、そのパリティ検査セルｐｘ、の出
力情報を訂正するための制御信号を入出力制御回路６４
に与える回路である。ＡＮＤゲート１１１は水平パリテ
ィセルｐｘｏ〜ｐｘ３のパリティチエツクのみがパリテ
ィ検査セルｐｘｙ（Ｄ情報と一致しなかった場合に出力
を得、ＡＮＤゲート１１２は垂直パリティセル１）　ｙ
Ｑ”’−ｐ　ｙ３のパリティチエツクのみがパリティ検
査ヒルｐｘｙの情報と一致しなかった場合に出力を得、
ＡＮＤゲー１−１１３は水平パリティセルｐ８゜〜ｐ工
３のパリティチエツク及び垂直パリティセル１）　ｖ（
）””−Ｄ　ｙ３のパリティチエツクのいずれもかパリ
ティ検査セルｐｘｙの情報と一致した場合に出力する回
路である。Ａ　Ｎ　Ｄゲート１１４は、ＡＮＤゲート１
１３の出力とＦＯＲゲート３７の出力とに基づき、パリ
デイ検査セルｐ７の内容を訂正する必要のある場合にそ
のパリティ検査セルｐ２の出力情報を訂正するための制
御信号を入出力制御回路６５に与える回路である。

ＯＲゲート１２０〜１２３は、ＡＮＤゲート９０〜９２
．９３〜９５．９６〜９８．９９〜１０１の出力を入力
し、ＦＯＲゲート２０〜２３によって得た省略したメモ
リセルａ。０〜ａ３３の出力情報を訂正する必要のある
場合に、制御信号を入出力制御回路４０，４５．５０．
５５に与える回路である。

第４図は、第３図中の入出力制御回路４０〜６５の一溝
成例を示す回路図である。

この入出力制御回路４０〜６５は、メモリセル等の出力
側に接続される端子１３０と、入出力端子１３１と、メ
モリセル等の出力情報を訂正するための制御信号ｊｉ　
Ｈ１１を入力するための制御端子１３２とを備え、それ
らの端子１３０〜１３２間に、ＥＯＲゲート１３３、読
出し用ゲート１３４、インバータ１３５，１３６、及び
書込み用ゲート１３７．１３８が接続されている。デー
タの読出し時には、ゲート１３４が聞き、メモリセル等
の出力情報が訂正の必要な場合にはＥＯＲゲート１３３
で訂正され、訂正不要の場合はそのままインバータ１３
５．１３６で一時ラッチされる。メモリセル等の再書込
みの際にはゲート１３８が聞き、誤りの発生していたセ
ルには端子１３０を通して正しい情報か書込まれる。ま
た、入出力端子１３１を通して外部から新たにデータを
書込む時は、ゲート１３７が開いて新しいデータが端子
１３０を介して書込まれる。

第５図は、第３図中の更新回路７６〜７９の一構成例を
示す回路図である。

この更新回路７６〜７９は、第１図のＦＯＲゲート３８
の出力側に接続される端子１４０と、選択回路７１．７
２等に接続される端子１４１とを有し、それらの端子１
４０，１４１間にＥＯＲゲート１４２及びゲート１４３
が接続されている。

新たにデータを占込む際に、ゲート１４３が開き、第１
図のＦＯＲゲート３８の出力結果により、ＦＯＲ１４２
及びゲート１４３を通して水平パリティセル等の前のデ
ータを更新する。

以上のように構成される第１図の半導体記・臆装胃の（
Ａ＞書込み時の動作、及び（Ｂ）読出し時の動作につい
て説明する。なおパリテイチエツクは、例えば偶数パリ
ティチエツク方式をとるものとする。

まず、全てのメモリセルａ。０〜ａ３３、水平パリティ
セルｐｘｏ””　ｐｘ３、垂直パリティセルｐｙｏ〜ｐ
す、及びパリティ検査セルｐｘｙ、ｐ２を論理“０１１
にクリアする。

（Ａ）書込み時の動作 データの出込み時には、入力情報を所望のアドレスに書
込むと同時に、そのアドレスの前の検査済みの情報と入
力情報との排他的論理和をとり、害込みアドレスか関係
する水平パリティセルｐｘＯ〜ｐｘ３、垂直パリティセ
ルＤ　、Ｏ〜ｐｙ３、及びパリティ検査セル１３．１４
の情報を更新する。

即ち、書込み時、省略したメモリセルａ。。。

ａｌｌ、ａ２２．ａ３３の情報をＦＯＲゲート２０〜２
３で求め、ＥＯＲゲート２４〜２７で水平方向のメモリ
セルａ００〜ａ３ｏ・ａｏ１〜ａ３１・ａｏ２〜ａ３２
．ａｏ３〜ａ３３のパリティチエツクを行い、それらの
結果と水平パリティセルｐｘｏ〜ｐＸ３の記・ｌ情報と
をＦＯＲゲート２８〜３１で比較する。

ＥＯＲゲート２８〜３１の比較結果は、ＡＮＤゲート８
０〜８５と８６〜８９とで判定される。

水平方向のパリティチエツクの結果が２ビット一致しな
い時には、Ａ　Ｎ　Ｄゲート８０〜８５の出力が有効と
なる。この時、メモリセル部１０Ａのメモリセルａ０１
〜ａｏ３．ａ１２．ａ１３．ａ２３のパリティチエツク
をＥＯＲゲート３６で行い、その結果とパリティ検査セ
ルｐ７の記゛臣情報とかＦＯＲゲート３７で比較されて
いるので、そのＥＯＲゲート３７の比較結果と、前記Ｅ
ＯＲゲート８０〜８５の出力とか、ＡＮＤゲート９０〜
１０１に与えられる。ＡＮＤゲート９０〜１０１の出力
のうら、出込みメモリセルの情報が誤っている箇所に対
応する該ＡＮＤゲートの出力が“Ｈｌｌとなり、入出力
制御回路４０〜５５により正しい値に訂正され、選択回
路７０を通して出力端子７５から出力される。書込み入
力情報は、入力端子７４、ゲート７３、選択回路７０、
及び入出力制御回路４１〜４４．４６〜４９．５１〜５
４の経路で該当メモリセルに書込まれる。

同時に、書込み入力情報と出力端子７５の出力情報との
排他的論理和がＦＯＲゲー１へ３８でとられる。このＥ
ＯＲゲート３８の出力情報と、選択回路７１．７２及び
入出力制御回路６４．６５の出力との、排他的論理和か
更新回路７７〜７９でそれぞれとられ、その結果が、選
択回路７１゜７２及び入出力制御回路５６〜６３の経路
で水平パリティセル部１１及び垂直パリティセル部１２
に戻されて占込みアドレスが関係する水平バリデイセル
ｐｘｏ〜ｐｘ３及び垂直パリティセルｐ、ｏ〜ｐ、３の
情報か更新されると共に、入出力制御回路６４．６５を
経由してパリティ検査セルｐｘヮ。

ｐ７の情報か更新される。

一方、ＥＯＲゲート２８〜３１の比較結果かＡＮＤゲー
ト８０〜８５．８６〜８９で判定される場合、水平方向
のパリティチエツクの結果か１ヒツト一致しない時には
、ＡＮＤゲート８６〜８９の出力か有効となる。この時
、水平パリティセルｐｘｏ〜ρｘ３及び垂直パリティセ
ルｐヮ０””’７３の記憶情報のパリティチエツクをＦ
ＯＲゲート３２．３３で行い、そのＥＯＲゲート３２゜
３３の出力とパリティ検査セルｐｘｙの記憶情報とをＦ
ＯＲゲート３４．３５で比較し、水平方向のパリティチ
エツクのみかｐｘｙと不一致の時にはＡＮＤゲート１１
１の出力か“Ｈ″、垂直方向のパリティチエツクのみが
ｐｘｙと不一致の時にはＡＮＤゲート１１２の出力が′
Ｈ″となる。これらのＡＮＤゲー１−１１１，１１２の
出力と、ＡＮＤゲート８６〜８９の出力とが、ＡＮＤゲ
ート１０２〜１０５．１０６〜１０９に与えられる。

ＡＮＤゲート１０２〜１０９の出力のうちパリテイ時報
の誤り箇所に対応する該ＡＮＤゲートの出力が″ト１″
となり、入出力１」１］御回路５６〜６３により正しい
値に訂正され、水平パリティセル部１１及び垂直パリテ
ィセル部１２に戻される。

Ｆ　ＯＲゲート３４．３５による比較の際、水平方向の
パリティチエツク及び垂直方向のパリティチエツクのい
ずれもかｐｘｙと不一致の時にはＡＮＤゲート１１０の
出力か’ｌ−１”となりパリテイ検査セルｐｘｙの内容
か入出力制御回路６４により正しい値に訂正され、パリ
デイ検査セル部１３に戻される。水平方向のパリティチ
エツク及び垂直方向のパリティチエツクの双方かｐ、、
＝−致した時には、ＡＮＤゲート１１３の出力が“Ｈ′
′となり、それがＥＯＲゲート３７の出力とＡＮＤゲー
ト１１４で比較されパリテイ検査セルｐ２の内容が誤っ
ている時には、入出力制御回路６５により訂正されパリ
テイ検査セル部１４へ戻される。

（Ｂ）読出し時の動作 データの続出し時には、読出しメモリセルか接続してい
る１本のワード線１５を活性化することにより、そのワ
ード線１５に接続している全てのメ１リセルａ０１〜ａ
０３・　ａｌｏ・　ａ１２・　ａ１３・　ａ２０・ａ２
１．ａ２３．ａ３ｏ〜ａ３２、水平パリティセルｐｘ。

〜ｐｘ３、垂直パリティセルｐ、ｏ〜ｐｙ３、及びパリ
ティ検査セルｐｘｙ、ｐ７の情報を読出す。

ＥＯＲゲート２０〜２３により、省略したメモリセルａ
ｏｏ、ａ１１．ａ２２．ａ３３の情報を求めた後、ＦＯ
Ｒゲート２４〜２７によって水平方向のパリティチエツ
クを行い、その結果と水平パリティセルｐｘｏ〜ｐｘ３
の記゛践情報とをＥＯＲゲート２８〜３１で比較する。

ＥＯＲゲート２８〜３１の比較により、読出し情報に誤
りがおれば、ＡＮＤゲート８０〜８５．９０〜１０１、
及びＯＲゲート１２０〜１２３を介して入出力制御回路
４０〜５５で訂正し、その訂正後の情報をメモリセル部
１０に再記臣すると共に、選択回路７０を通して出力端
子７５より出力する。

ざらに、書込み時と同様に、水平パリティセル部１１、
垂直パリティセル部１２及びパリティ検査セル部１３．
１４の情報を検査し、誤りがあれば、入出力制御回路５
６〜５９．６０〜６３゜６４．６５により訂正して水平
パリティセル部１１、垂直パリティセル部１２及びパリ
ティ検査セル部１３．１４に戻す。

以上のような動作により、書込み／続出しメモリセル情
報の検査、訂正を行うと同時に、その検査情報を記憶す
る水平、垂直パリティ情報、及びパリティ検査情報の検
査、訂正も行える。しかも、パリティ検査セルｐｘｙ、
ｌ：）ｚを追加しながらも、メモリセルの一部ａｏｏ、
ａ１１．ａ２２．ａ３３を省略することで、従来の誤り
自己訂正は能付き半導体記憶装置と比べて、必要となる
セルの数を低減することができるので、チップ面積の増
大を低減でき、歩留りの向上か図れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

■　第１図においてパリテイ検査セルｐ２は、省略した
メモリセル部１０Ｂより上の６個のメモリセルａ１０・
ａ２０・ａ２１・ａ３０−ａ３１・ａ３２のパリティ情
報を記′臣する構成にしてもよい。

■　第３図において、省略したメモリセルの情報を得る
演算手段は、ＥＯＲゲート２０〜２３で偶成したが、他
の回路で構成してもよい。

省略したメモリセル情報の誤り検出とその訂正を行う訂
正手段は、ＥＯＲゲート２８〜３１゜３７、ＡＮＤゲー
ト８０〜８５，９０〜１０１、ＯＲゲート１２０〜１２
３、及び入出力制御回路４０．４５，５０．５５等で構
成したが、他の回路で構成してもよい。

■　第３図では複数ワード×１ビット構成を例にして説
明したが、複数ワードＸ多ビツト構成でも第１図を適用
できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、パリティ
検査セルを追加しなからも、メモリセルの一部を省略す
る構成にしたのＣ１従来の記・臣装置に比べて必要とな
るセルの故を減少でき、それによってチップ面積の増大
を低減でき、歩留りの良い半導体記臘装置を実現できる
。

【図面の簡単な説明】

第１図は本発明の実施例を示す誤り自己訂正機能付き半
々体記臣装置の偶成図、第２図（ａ）。 （ｂ）（ま従来の誤り自己訂正機能付き半導体記民装置
の原理説明図、第３図は第１図の回路図、第４図は第３
図中の入出カル制御回路の回路図、第５図は第３図中の
更新回路の回路図でおる。 １０．１０Ａ、１０Ｂ・・・・−・メしリセル部、ａｏ
。 〜ａ３３・・・・・・メモリビル、１１・・・・・・水
平パリティセル部、ｐヶ０〜ｐｘ３・・・・・・水平パ
リティセル、１２・・・・・・垂直パリティセル部、ｐ
ヮ。〜ｐｙ３・・・・・・垂直パリティセル、１３．１
４・・・・・・パリティ検査ヒル部、ｐｘｙ、ｐ２・・
・・・・パリティ検査セル、１５・・・・・・ワード線
、１６・・・・・・ビット線、２０〜３８・・・・・・
ＥＯＲゲート、４０〜６５・・・・・・入出力制御回路
、７０〜７２・・・・・・選択回路、７６〜７９・・・
・・・更新回路、８０〜１１４・・・・・・ＡＮＤゲー
ト、１２０〜１２３・・・・・・ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 情報を記憶する複数のメモリセルと、前記メモリセルの
   情報の誤りを検出して訂正を行うための複数の検査用セ
   ルを備えた誤り自己訂正機能付き半導体記憶装置におい
   て、 前記複数のメモリセルの一部を省略し、その省略前の前
   記複数のメモリセルの検査情報を記憶させるパリテイ検
   査セルを設け、 かつ前記省略後の他のメモリセルの出力と前記検査用セ
   ルの出力とを演算して前記省略したメモリセルの情報を
   得る演算手段と、前記検査用セル及びパリテイ検査セル
   の検査情報に基づき前記省略前の複数のメモリセルの情
   報の誤りを検出しその訂正を行う訂正手段とを、設けた
   ことを特徴とする誤り自己訂正機能付き半導体記憶装置
   。