JPH02150587U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の実施例を示すデイジタル整相
器の構成ブロツク図、第２図は従来のデイジタル
整相器の構成ブロツク図、第３図は第１図中の演
算回路および補間回路の構成ブロツク図である。 １１−０〜１１−ｎ……センサ、１２−０〜１
２−ｎ……Ａ／Ｄ変換器、１３……遅延装置、１
３ａ−０〜１３ａ−ｎ……メモリ、１３ｂ……演
算回路、１４−０〜１４−ｎ……補間回路、１５
……加算器、１６……Ｄ／Ａ変換器、１７……出
力端子、Ｓ１２−０〜Ｓ１２−ｎ，Ｓ１３−０〜
Ｓ１３−ｎ……デイジタル信号、ＯＵＴ……出力
信号、Ｓｈ……製相方位信号、Ｓｗ……外部環境
信号、Ｃｈ……チヤネル信号、Ｓ１３……音速信
号、Ｓｘ，Ｓｙ……アドレス信号。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 外部信号を受信してそれを電気信号に変換す
   る複数チヤネルのセンサと、前記外部信号の入射
   方位をサーチするための整相方位信号に基づき、
   前記各センサの出力間に生ずる伝搬遅延の差をそ
   れぞれ補償する複数の遅延回路と、前記各遅延回
   路の出力を加算する加算器とを備えたデイジタル
   整相器において、 前記複数の遅延回路は、前記整相方位信号と、
   前記伝搬遅延に変動をもたらす外部環境に基づき
   生成される外部環境信号とを入力し、その整相方
   位信号および外部環境信号に対応した遅延量で前
   記各センサの出力をそれぞれ遅延させて前記加算
   器へ入力させる構成にしたことを特徴とするデイ
   ジタル整相器。 ２ 請求項１記載のデイジタル整相器において、 前記複数の遅延回路は、 予め設定された遅延量データを各アドレスにそ
   れぞれ格納した複数チヤネルのメモリと、 前記整相方位信号および外部環境信号に基づき
   前記遅延量を演算し、その演算結果に対応したア
   ドレスを生成してそのアドレスで前記メモリの読
   み出しを行う演算回路とで、 構成したデイジタル整相器。