JPH0215095B2 - - Google Patents
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- Publication number
- JPH0215095B2 JPH0215095B2 JP3998885A JP3998885A JPH0215095B2 JP H0215095 B2 JPH0215095 B2 JP H0215095B2 JP 3998885 A JP3998885 A JP 3998885A JP 3998885 A JP3998885 A JP 3998885A JP H0215095 B2 JPH0215095 B2 JP H0215095B2
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- cpu
- signal
- chip
- general
- bus
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メインCPUを汎用CPUとし、サブ
CPUを外部メモリアクセス機能を有する１チツ
プCPUとしたマルチプロセツサ・システムに関
するものである。
CPUを外部メモリアクセス機能を有する１チツ
プCPUとしたマルチプロセツサ・システムに関
するものである。
かかるシステムにおいては、汎用CPUと、１
チツプCPUが、外部メモリ（以後RAMと称す
る）を同時にアクセスすることがないよう構成す
る必要がある。
チツプCPUが、外部メモリ（以後RAMと称す
る）を同時にアクセスすることがないよう構成す
る必要がある。
例えば、RAMの“FF00H”番地から、１チツ
プCPUの内部メモリの“30H”番地へ、16バイ
トのデータを転送（すなわち、RAMデータの読
み出し）する場合を説明する。
プCPUの内部メモリの“30H”番地へ、16バイ
トのデータを転送（すなわち、RAMデータの読
み出し）する場合を説明する。
まず、汎用CPUを無視して、プログラムを作
成するとすれば、第３図に示すプログラムが考え
られる。
成するとすれば、第３図に示すプログラムが考え
られる。
しかしながら、実際は汎用CPUがRAMをアク
セスすることがあるから、１チツプCPUがRAM
をアクセスする命令（MOVX Ａ、DPTR）を
実行するときには、１チツプCPUのバス占有権
を確立しておく必要がある。
セスすることがあるから、１チツプCPUがRAM
をアクセスする命令（MOVX Ａ、DPTR）を
実行するときには、１チツプCPUのバス占有権
を確立しておく必要がある。
本出願人はこれにこたえるものとして、さきに
特願昭58−91454を提案している。
特願昭58−91454を提案している。
該提案は、第４図に示すように１チツプCPU、
汎用CPU、外部メモリの間に共通バスを直接接
続し、データ処理時には、前記汎用CPUにバス
を占有させてデータ処理を行なわしめるととも
に、データ転送時には前記１チツプCPUが前記
汎用CPUに対してHOLD要求を発して前記汎用
CPUにバスを放棄させ、前記１チツプCPUがバ
スを占有するように構成したものであつた。
汎用CPU、外部メモリの間に共通バスを直接接
続し、データ処理時には、前記汎用CPUにバス
を占有させてデータ処理を行なわしめるととも
に、データ転送時には前記１チツプCPUが前記
汎用CPUに対してHOLD要求を発して前記汎用
CPUにバスを放棄させ、前記１チツプCPUがバ
スを占有するように構成したものであつた。
ところが、このようななシステムにおいては、
一時休止中の汎用CPUはHOLDをかけられたま
まになるので、データ転送のバイト数が多いと、
実行時間が大幅に低下してしまい、効率の悪い処
理しか行えないことが明らかになつた。
一時休止中の汎用CPUはHOLDをかけられたま
まになるので、データ転送のバイト数が多いと、
実行時間が大幅に低下してしまい、効率の悪い処
理しか行えないことが明らかになつた。
そこで、上記欠点を解消し、CPU実行速度の
低下を防止できるマルチプロセツサ・システムを
提供することを目的として、特願昭58−177715を
提案した。
低下を防止できるマルチプロセツサ・システムを
提供することを目的として、特願昭58−177715を
提案した。
該提案の要旨となるところは、第５図に示すよ
うに、タイミング信号発生器を備えて、該タイミ
ング信号発生器が、１チツプCPUがRAMをアク
セスする時期（これは１チツプCPUが実行する
プログラムによつて定まる）の直前に、汎用
CPUがRAMをアクセスしないようWAIT信号を
発したのち、汎用CPUとRAMをつないでいるバ
スを切り離して、１チツプCPUがアクセスに要
する時間だけRAMを占有させるようにする点に
あつた。
うに、タイミング信号発生器を備えて、該タイミ
ング信号発生器が、１チツプCPUがRAMをアク
セスする時期（これは１チツプCPUが実行する
プログラムによつて定まる）の直前に、汎用
CPUがRAMをアクセスしないようWAIT信号を
発したのち、汎用CPUとRAMをつないでいるバ
スを切り離して、１チツプCPUがアクセスに要
する時間だけRAMを占有させるようにする点に
あつた。
ところが、特願昭58−91454においては部品点
数が少ないが、メインCPUの実行速度の低下が
大きすぎ、特願昭58−177715では実行速度が低下
しないかわりに部品点数が多すぎるという問題点
があつた。
数が少ないが、メインCPUの実行速度の低下が
大きすぎ、特願昭58−177715では実行速度が低下
しないかわりに部品点数が多すぎるという問題点
があつた。
本発明は、このような問題点を解決するべくな
されたもので、少ない部品で実行速度の低下をま
ねかないシステムを提供することを目的とする。
されたもので、少ない部品で実行速度の低下をま
ねかないシステムを提供することを目的とする。
そこで本発明は、１チツプCPUがメインCPU
のRAMをアクセスする直前にDMAを要求信号
を発し、メインCPUからのDMA可能を返答する
信号によつてバスを切換えるような簡単なハード
ウエア回路を設けるものである。
のRAMをアクセスする直前にDMAを要求信号
を発し、メインCPUからのDMA可能を返答する
信号によつてバスを切換えるような簡単なハード
ウエア回路を設けるものである。
上記簡単なハードウエア回路は、１チツプ
CPUが発する読み出し信号または書込み信号を
入力して、所定時間後に所定幅のHOLD信号を
発する作用があるものである。
CPUが発する読み出し信号または書込み信号を
入力して、所定時間後に所定幅のHOLD信号を
発する作用があるものである。
以下、本発明の具体的実施例を第１図、そのタ
イムチヤートを第２図に示して説明する。
イムチヤートを第２図に示して説明する。
１は外部のデータメモリをアクセスできる１チ
ツプCPUで、ここではインテル社8051の例であ
る。
ツプCPUで、ここではインテル社8051の例であ
る。
図示しないメインCPUは、例えば同社8088と
する。
する。
２はバスバツフア、３はNORゲート、４ａ，
４ｂは単安定マルチバイブレータ（以下モノマル
チと略す）である。
４ｂは単安定マルチバイブレータ（以下モノマル
チと略す）である。
モノマルチ４ａ，４ｂは、各々抵抗及びコンデ
ンサと接続されており、その抵抗の抵抗値を調節
することにより、４ａは6.5μ秒のタイミング遅延
器、４ｂは2μ秒幅のパルス送出器として働く。
ンサと接続されており、その抵抗の抵抗値を調節
することにより、４ａは6.5μ秒のタイミング遅延
器、４ｂは2μ秒幅のパルス送出器として働く。
さて、１チツプCPU１が読み出し信号もし
くは書込み信号を送出すると、モノマルチ４
ａは第２図に示すように6.5μ秒遅延させ、モノマ
ルチ４ｂが2μ秒幅のパルスを送出する。
くは書込み信号を送出すると、モノマルチ４
ａは第２図に示すように6.5μ秒遅延させ、モノマ
ルチ４ｂが2μ秒幅のパルスを送出する。
このパルスがHOLD信号となり、図示しない
メインCPUへ送られる。
メインCPUへ送られる。
メインCPU（インテル社8088）は4Tサイクルで
動作するので、基準クロツクを8MHzとすると、
このHOLD信号を受付けるには、最大0.5μ秒かか
る。
動作するので、基準クロツクを8MHzとすると、
このHOLD信号を受付けるには、最大0.5μ秒かか
る。
（∵ １÷（８×106）×４＝0.5×10-6）
よつて、前述の特願昭58−177715では7μ秒の
遅延としたが、0.5μ秒早くして6.5秒の遅延とし
た。
遅延としたが、0.5μ秒早くして6.5秒の遅延とし
た。
また、読み出しまたは書込みに1μ秒を要する
ので、余裕をとつて2μ秒のHOLD信号幅とした
のは、前述の特願昭58−177715と同主旨である。
（ただし特願昭58−177715では、HOLD信号でな
くWAIT信号） メインCPUは、このHOLD信号を受付けると、
その返答であるHLDA信号をバスバツフアに発
してバスバツフア２を開き、バスバツフア２で止
められていた読み出し信号または書込み信号
WRをそれぞれMRD、MWRとしてメインCPU
へ通し、１チツプCPU１がメインCPUが使用し
ているRAMのデータを直接アクセスできるよう
になるのである。
ので、余裕をとつて2μ秒のHOLD信号幅とした
のは、前述の特願昭58−177715と同主旨である。
（ただし特願昭58−177715では、HOLD信号でな
くWAIT信号） メインCPUは、このHOLD信号を受付けると、
その返答であるHLDA信号をバスバツフアに発
してバスバツフア２を開き、バスバツフア２で止
められていた読み出し信号または書込み信号
WRをそれぞれMRD、MWRとしてメインCPU
へ通し、１チツプCPU１がメインCPUが使用し
ているRAMのデータを直接アクセスできるよう
になるのである。
転送アルゴリズムについては、特願昭58−
177715と同一となるのでここでは省略する。
177715と同一となるのでここでは省略する。
ここで、本発明の長所を前述の特願昭58−
91454、特願昭58−177715と比較すると、16バイ
トの転送ではメインCPUのデツドタイムは、該
２出願は、それぞれ128μ秒、０〜16μ秒（信号受
付時によつて異なる）となるのに対し、本発明で
は32μ秒（∵ 2μ秒×16バイト分＝32）となる。
91454、特願昭58−177715と比較すると、16バイ
トの転送ではメインCPUのデツドタイムは、該
２出願は、それぞれ128μ秒、０〜16μ秒（信号受
付時によつて異なる）となるのに対し、本発明で
は32μ秒（∵ 2μ秒×16バイト分＝32）となる。
本発明は特願昭58−177715のデツドタイムはわ
ずかに劣るものの、追加部品が極めて少なく、し
かも安価点を考慮すれば、その経済的価値は非常
に高く、実用性に富んでいる。
ずかに劣るものの、追加部品が極めて少なく、し
かも安価点を考慮すれば、その経済的価値は非常
に高く、実用性に富んでいる。
本実施例では、タイミング遅延機能をモノマル
チ２個で実現したが、カウンタを使用し、クロツ
クをカウントしてタイイミングを作り出してもよ
い。
チ２個で実現したが、カウンタを使用し、クロツ
クをカウントしてタイイミングを作り出してもよ
い。
また１チツプCPUは、8051にかぎらず、8031、
8751などでも良いことはもちろんである。
8751などでも良いことはもちろんである。
以上述べたように、本発明によれば、わずかな
部品の追加で、効率の良い１チツプCPUシステ
ムを提供できるという大きな効果を奏するもので
ある。
部品の追加で、効率の良い１チツプCPUシステ
ムを提供できるという大きな効果を奏するもので
ある。
第１図は本発明の具体的実施例、第２図は本発
明のタイムチヤート、第３図は従来のプログラ
ム、第４図及び第５図は従来の１チツプCPUシ
ステムの例である。 １：１チツプCPU、２：バスバツフア、３：
NORゲート、４ａ，４ｂ：単安定マルチバイブ
レータ。
明のタイムチヤート、第３図は従来のプログラ
ム、第４図及び第５図は従来の１チツプCPUシ
ステムの例である。 １：１チツプCPU、２：バスバツフア、３：
NORゲート、４ａ，４ｂ：単安定マルチバイブ
レータ。
Claims (1)
- 【特許請求の範囲】 １ HOLD機能を有する汎用CPUと、I/Oポート
を介して外部メモリのアクセス機能を有する１チ
ツプCPUを少なくとも１個備え、それらの間に
バスを直接接続し、データ処理時には、前記汎用
CPUにバスを占有させてデータ処理を行わせる
とともに、データの転送時には、前記１チツプ
CPUが前記汎用CPUに対し、HOLD要求を発し
て前記汎用CPUのバスを占有するマルチプロセ
ツサ・システムにおいて、 前記１チツプCPUが発する読出信号もしく
は書込信号の論理和信号を求める論理和回路
と、この論理和信号を所定時間遅らせて次段へ伝
達する遅延回路と、この遅延回路の出力を受けて
前記汎用CPUに対し所定の幅のHOLD要求信号
を出力する回路を備えたことを特徴とするマルチ
プロセツサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3998885A JPS61198356A (ja) | 1985-02-27 | 1985-02-27 | マルチプロセツサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3998885A JPS61198356A (ja) | 1985-02-27 | 1985-02-27 | マルチプロセツサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198356A JPS61198356A (ja) | 1986-09-02 |
| JPH0215095B2 true JPH0215095B2 (ja) | 1990-04-11 |
Family
ID=12568320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3998885A Granted JPS61198356A (ja) | 1985-02-27 | 1985-02-27 | マルチプロセツサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198356A (ja) |
-
1985
- 1985-02-27 JP JP3998885A patent/JPS61198356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198356A (ja) | 1986-09-02 |
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