JPS6068462A - マルチプロセッサ・システム - Google Patents
マルチプロセッサ・システムInfo
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- JPS6068462A JPS6068462A JP17771583A JP17771583A JPS6068462A JP S6068462 A JPS6068462 A JP S6068462A JP 17771583 A JP17771583 A JP 17771583A JP 17771583 A JP17771583 A JP 17771583A JP S6068462 A JPS6068462 A JP S6068462A
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- Japan
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- cpu
- general
- chip
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メインＣＰＵを汎用ＣＰＵとし、サブＣＰＵ
を外部メモリ、アクセス機能を有する１チツプＣＰＵと
したマルチプロセッサ・システムに関するものである。
を外部メモリ、アクセス機能を有する１チツプＣＰＵと
したマルチプロセッサ・システムに関するものである。
かかるシステムにおいては、汎用ＣＰＵと、■チップＣ
ＰＵが、外部メモリ（以後ＲＡＭと称する）を同時にア
クセスすることが彦いよう構成する必要がある。
ＰＵが、外部メモリ（以後ＲＡＭと称する）を同時にア
クセスすることが彦いよう構成する必要がある。
例えば、ＲＡＭの−ＦＦＯＯＨ’番地から、■チップＣ
ＰＵの内部メモリの１３０Ｈ′番地へ、１６バイトのデ
ータを転送（すなわち、ＲＡＭデータの読み出し）する
場合を説明する。
ＰＵの内部メモリの１３０Ｈ′番地へ、１６バイトのデ
ータを転送（すなわち、ＲＡＭデータの読み出し）する
場合を説明する。
捷ず、汎用ＣＰＵを無視して、プログラムを作成すると
すれば、第１図に示すプログラムが考えられる。
すれば、第１図に示すプログラムが考えられる。
しかしながら、実際は汎用ＣＰＵがＲＡＭをアクセスす
ることがあるから、１チツプＣＩ’ＵがＲＡＭをアクセ
スする命令（ＭＯＶＸ Ａ、。
ることがあるから、１チツプＣＩ’ＵがＲＡＭをアクセ
スする命令（ＭＯＶＸ Ａ、。
ＤＰＴＲ）を実行するときには、ｌチップＣＰ Ｕのバ
ス占有権を確立しておく必要がある。
ス占有権を確立しておく必要がある。
本出願人はこれにこたえるものとして、さきに特願昭５
８−９１４５４を提案している。
８−９１４５４を提案している。
該提案は、ｌチップＣＰＵ、汎用ＣＰＵ、外部メモリの
間に共通バスを直接接続し、データ処理時には、前記汎
用ＣＩ’Ｕにバスを占有させてデータ処理を行なわしめ
るとともに、データ転送時には前記１チツプＣＰＵが前
記汎用ＣＰＵに対してＩ（ＯＬＤ要求を発して前記汎用
ＣＰＵにバスを放棄させ、前記ｌチップＣＩ’ Ｕがバ
スを占有するように構成したものであった。
間に共通バスを直接接続し、データ処理時には、前記汎
用ＣＩ’Ｕにバスを占有させてデータ処理を行なわしめ
るとともに、データ転送時には前記１チツプＣＰＵが前
記汎用ＣＰＵに対してＩ（ＯＬＤ要求を発して前記汎用
ＣＰＵにバスを放棄させ、前記ｌチップＣＩ’ Ｕがバ
スを占有するように構成したものであった。
ところが、このようなシステムにおいては、一時休止中
の汎用ＣＰＵ１ｊＨＯＬＤをかけられたま１になるので
、データ転送のバイｌが多いと、実行時間が大幅に低下
してしイい、効率の悪い処理しか行えないことが明らか
になった。
の汎用ＣＰＵ１ｊＨＯＬＤをかけられたま１になるので
、データ転送のバイｌが多いと、実行時間が大幅に低下
してしイい、効率の悪い処理しか行えないことが明らか
になった。
そこで、本発明は、上記欠点を解消し、ＣＰＵ実行速度
の低下を防止できるマルチプロセッサシステムを提供す
ることを目的とする。
の低下を防止できるマルチプロセッサシステムを提供す
ることを目的とする。
本発明の要旨となるところは、タイミング信号発生器を
備えて、該タイミング信号発生器が、ｌチップＣＰＵが
ＲＡＭをアクセスする時期（これは１チツプＣＰＵが実
行するプログラムによって定する）の直前に、汎用ＣＰ
ＵがＲＡＭをアクセスしないようＷＡＩＴ信号を発した
のち、σを用ＣＰＵとＲＡＭをつないでいるバスを切り
離して、１チツプＣＰＵがアクセスに要する時間だけＬ
ＬＡＭを占有させるようにする点にある。
備えて、該タイミング信号発生器が、ｌチップＣＰＵが
ＲＡＭをアクセスする時期（これは１チツプＣＰＵが実
行するプログラムによって定する）の直前に、汎用ＣＰ
ＵがＲＡＭをアクセスしないようＷＡＩＴ信号を発した
のち、σを用ＣＰＵとＲＡＭをつないでいるバスを切り
離して、１チツプＣＰＵがアクセスに要する時間だけＬ
ＬＡＭを占有させるようにする点にある。
以下、図を用いて本発明の具体的実施例を説明する。
第２図は、本発明を構成する回路のブロック図であり、
図において、■はＢ、ＡＭ２をアクセスできる機能を有
する１チツプＣＰＵ （たとえば１８０５１ ）であり
、３はタイミング信号発生器、４は汎用ＣＩ’Ｕ側のバ
ス５と１チツプＣＰ ＴＪ側のバス６との間のバスバッ
ファで；ｈす、７ｕｗＡＩＴ送出部である。
図において、■はＢ、ＡＭ２をアクセスできる機能を有
する１チツプＣＰＵ （たとえば１８０５１ ）であり
、３はタイミング信号発生器、４は汎用ＣＩ’Ｕ側のバ
ス５と１チツプＣＰ ＴＪ側のバス６との間のバスバッ
ファで；ｈす、７ｕｗＡＩＴ送出部である。
なお、タイミング信号発生器３の内部回路例を第３図に
示す。３−１１は単安定マルチバイブレーク、３−１）
はＦ Ｉ ＦＯメモリである。
示す。３−１１は単安定マルチバイブレーク、３−１）
はＦ Ｉ ＦＯメモリである。
さて、ここでは、前述した動作例と同様に、ＲＡＭ２の
’ＦＦ０ＯＩ［’番地がら、１チツプｃｐｎ１の内部メ
モリの′″３０ ■’番地へ１６バイトのデータを転送
する場合（すなわちＲＡ Ｍデータの読み出し）につい
て説明する。
’ＦＦ０ＯＩ［’番地がら、１チツプｃｐｎ１の内部メ
モリの′″３０ ■’番地へ１６バイトのデータを転送
する場合（すなわちＲＡ Ｍデータの読み出し）につい
て説明する。
この動作を実行するプログラムを第４図に示す。
図のＡに示す命令（Ｍ、ＯＶＸ Ａ、＠ＤＩ’ＴＲ）で
・ １チツプＣＰＵは、几り信号を発し、几ＡＭ２のデ
ータを読み出そうとするが、タイミング信号発生器３に
より止められ、ＬＬＡＭ２はアクセスされない。
・ １チツプＣＰＵは、几り信号を発し、几ＡＭ２のデ
ータを読み出そうとするが、タイミング信号発生器３に
より止められ、ＬＬＡＭ２はアクセスされない。
しかしながら、タイミング信号発生器３は、第５図に示
すように、７７ｚｌｌＱｅ（すなわち、プログラムがル
ープしてＲＡＭを読み出す周期）と２μｓｅｃ （ずな
わぢ、読み出しプログラムの実行時間）のタイマーがシ
ーケンシヤルに動作し、第４図のＢに示す命令（ＭＯＶ
Ｘ Ａ、 ＠Ｉ）Ｐ Ｔ ＩＬ） （１’）実行直前に
、第２図の７に示すＳＥＬ信号を発し、バスバッファ４
を切り離すとともに、汎用ＣＰ ＴＪが几ＡＭ２をアク
セスしようとするときは、ＷＡＩＴ信号送出部７からＷ
ＡＩＴ信号を送出し、７Ｊｔ用ＣＰＵを時期させる。
すように、７７ｚｌｌＱｅ（すなわち、プログラムがル
ープしてＲＡＭを読み出す周期）と２μｓｅｃ （ずな
わぢ、読み出しプログラムの実行時間）のタイマーがシ
ーケンシヤルに動作し、第４図のＢに示す命令（ＭＯＶ
Ｘ Ａ、 ＠Ｉ）Ｐ Ｔ ＩＬ） （１’）実行直前に
、第２図の７に示すＳＥＬ信号を発し、バスバッファ４
を切り離すとともに、汎用ＣＰ ＴＪが几ＡＭ２をアク
セスしようとするときは、ＷＡＩＴ信号送出部７からＷ
ＡＩＴ信号を送出し、７Ｊｔ用ＣＰＵを時期させる。
つまり、最初の命令Ａはダミーであり、本当に実行する
命令Ｂの前に１チツプＣＰＵＪ’のバス占有権を確立す
るだめの命令である。
命令Ｂの前に１チツプＣＰＵＪ’のバス占有権を確立す
るだめの命令である。
これによって、ＲＡＭ２は１チップＣＰＵ、ｇがアクセ
スをかける２μＳＱＧだけ占有するものとなシ、データ
読み出しが可能となる。
スをかける２μＳＱＧだけ占有するものとなシ、データ
読み出しが可能となる。
最後の命令Ｃ（ＣＪＮＥ ＲＯ，＃４０ＨＬＯＯＰ）で
命令Ｂまで戻り、これを１６回（、４ｏｎ−ｓｏｎ−１
０Ｉ（、すなわち１６）くり返して、１６バイト分のデ
ータを転送する。
命令Ｂまで戻り、これを１６回（、４ｏｎ−ｓｏｎ−１
０Ｉ（、すなわち１６）くり返して、１６バイト分のデ
ータを転送する。
すなわち第１図に示した従来プログラムでは、１ループ
あたりの処理時間８ｐｓｅａ Ｘ １６にょって１２３
μｓｅｃの間１チップＣＰＵがＲＡＭを占有するのに対
し、本発明では１ループあたりの占有時間２μｓｅｃ×
１６によって３２１１ｓｅｃを占有するにすぎない。又
、メインＣＰＵが同時にＲＡＭをアクセスしないかぎり
、その動作をさまたげない。
あたりの処理時間８ｐｓｅａ Ｘ １６にょって１２３
μｓｅｃの間１チップＣＰＵがＲＡＭを占有するのに対
し、本発明では１ループあたりの占有時間２μｓｅｃ×
１６によって３２１１ｓｅｃを占有するにすぎない。又
、メインＣＰＵが同時にＲＡＭをアクセスしないかぎり
、その動作をさまたげない。
壇上、読み出しについて説明したが書き込みも同様であ
る。
る。
捷だタイミング信号発生器３は、第３図に示した回路例
のように単安定マルチバイブレータを用いなくとも、第
５図に示したタイムチ？ −）を実行するものであれば
、カウンターその他にて構成することもできる。
のように単安定マルチバイブレータを用いなくとも、第
５図に示したタイムチ？ −）を実行するものであれば
、カウンターその他にて構成することもできる。
以上述べたように本発明によれば、１チツプＣＰＵがＲ
ＡＭを占有する時間を減少できるので、メインとなる汎
用ＣＰ Ｕの処理効率のよいシステムを提供できる。
ＡＭを占有する時間を減少できるので、メインとなる汎
用ＣＰ Ｕの処理効率のよいシステムを提供できる。
第１図は従来のプログラム例、第２図は本発明の具体的
実施例、第３図は本発明のタイミング信号発生器の内部
回路例、第４図は本発明のプログラム、第５図は本発明
のタイムチｒ）である。 第 １ ’ＪＩＪ （二−モニツク） （処理時Ｍ ：
、ａｚｃ）（ｔ 味）第３ 図 （８０５１） ４ 図 に−モニック） （処理時開：ＡＪＣ）（ｔ 味）＋＋
１９Ｐ ｌμ − ＭＩＩＩＶ ＤＰ丁Ｒ，ｌＦＦ０Ｏ３μ ｏｐ丁Ｒ４−
井ＦＦ０１１５ 図 （８０５１） ＲＤ
実施例、第３図は本発明のタイミング信号発生器の内部
回路例、第４図は本発明のプログラム、第５図は本発明
のタイムチｒ）である。 第 １ ’ＪＩＪ （二−モニツク） （処理時Ｍ ：
、ａｚｃ）（ｔ 味）第３ 図 （８０５１） ４ 図 に−モニック） （処理時開：ＡＪＣ）（ｔ 味）＋＋
１９Ｐ ｌμ − ＭＩＩＩＶ ＤＰ丁Ｒ，ｌＦＦ０Ｏ３μ ｏｐ丁Ｒ４−
井ＦＦ０１１５ 図 （８０５１） ＲＤ
Claims (1)
- 少なくとも汎用ＣＰＵと、外部メモリと、該外部メモリ
アクセス機能を有する１チツプＣＰＵとを有するマルチ
プロセッサ・システムにおいて、あらかじめ設定した１
チツプＣｌ’ Ｕのプログラムによって定オるｌチップ
ＣＰ Ｕの外部メモリアクセス周期ごとに信号を発する
タイミング発生器を設け、該信号によってθを用Ｃｌ’
Ｕ Ｋ連結されているバスを切り離し、ｌチップＣＩ
’ Ｕが外部メモリを占有できるようにするとともに、
前記切り離しの直前にＩｔ用ＣＩ’ Ｕが外部メモリを
アクセスしようとするときはＷＡＩＴ信号を発し、汎用
ＣＰＵが外部メモリをアクセスすることを一時停止させ
ることを特徴とするマルチプロセッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771583A JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17771583A JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068462A true JPS6068462A (ja) | 1985-04-19 |
| JPH0561671B2 JPH0561671B2 (ja) | 1993-09-06 |
Family
ID=16035839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17771583A Granted JPS6068462A (ja) | 1983-09-24 | 1983-09-24 | マルチプロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230362A (ja) * | 1989-03-03 | 1990-09-12 | Hitachi Ltd | マルチプロセッサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111534A (ja) * | 1974-07-19 | 1976-01-29 | Tokyo Shibaura Electric Co | |
| JPS5727353A (en) * | 1980-04-25 | 1982-02-13 | Taimupuretsukusu Inc | Data processor |
-
1983
- 1983-09-24 JP JP17771583A patent/JPS6068462A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111534A (ja) * | 1974-07-19 | 1976-01-29 | Tokyo Shibaura Electric Co | |
| JPS5727353A (en) * | 1980-04-25 | 1982-02-13 | Taimupuretsukusu Inc | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230362A (ja) * | 1989-03-03 | 1990-09-12 | Hitachi Ltd | マルチプロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561671B2 (ja) | 1993-09-06 |
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