JPS62249263A - ダイレクトメモリアクセスコントロ−ラ - Google Patents
ダイレクトメモリアクセスコントロ−ラInfo
- Publication number
- JPS62249263A JPS62249263A JP9365186A JP9365186A JPS62249263A JP S62249263 A JPS62249263 A JP S62249263A JP 9365186 A JP9365186 A JP 9365186A JP 9365186 A JP9365186 A JP 9365186A JP S62249263 A JPS62249263 A JP S62249263A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- destination
- source
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイレクトメモリアクセスコントローラ（以下
ＤＭＡＣ）に関し、特にソースメモリとデスティーショ
ンメモリ間のデータ転送が可能なりＭＡＣに関する。
ＤＭＡＣ）に関し、特にソースメモリとデスティーショ
ンメモリ間のデータ転送が可能なりＭＡＣに関する。
従来のＤＭＡＣは、メモリに対するアドレスを１組しか
有していなかった。そのためメモリと入出力装置（以下
ｌ１０）間のデータ転送時には、ソースＩ１０からデー
タを読み出してデータバス上に載せてデスティネーショ
ンメモリに書き込むサイクル、又はソースメモリからデ
ータを読み出してデータバス上に載せてデスティネーシ
ョンＩ１０に書き込むサイクルの１つのサイクルで実現
していた。またソースメモリとデスティネーションメモ
リ間のデータ転送時には、ソースメモリのデータをＤＭ
ＡＣ内部に取り込むサイクルと、デスティネーションメ
モリへ内部に取り込んだデータを書き込むサイクルの２
つのサイクルで実現していた。
有していなかった。そのためメモリと入出力装置（以下
ｌ１０）間のデータ転送時には、ソースＩ１０からデー
タを読み出してデータバス上に載せてデスティネーショ
ンメモリに書き込むサイクル、又はソースメモリからデ
ータを読み出してデータバス上に載せてデスティネーシ
ョンＩ１０に書き込むサイクルの１つのサイクルで実現
していた。またソースメモリとデスティネーションメモ
リ間のデータ転送時には、ソースメモリのデータをＤＭ
ＡＣ内部に取り込むサイクルと、デスティネーションメ
モリへ内部に取り込んだデータを書き込むサイクルの２
つのサイクルで実現していた。
上述した従来のＤＭＡＣでは、ソースメモリとデスティ
ネーションメモリ間のデータ転送には、メモリとＩ１０
間のデータ転送の２倍のサイクルを要するという欠点が
ある。
ネーションメモリ間のデータ転送には、メモリとＩ１０
間のデータ転送の２倍のサイクルを要するという欠点が
ある。
本発明のＤＭＡＣは、ソースメモリとデスティネーショ
ンメモリに対して個々にアドレス情報とメモリリード信
号とメモリライト信号を供給し、前記ソースメモリに対
しては前記アドレス情報と前記メモリリード信号をアク
ティブにするとともに前記デスティネーションメモリに
対しては前記アドレス情報と前記メモリライト信号をア
クティブにする機能を有している。
ンメモリに対して個々にアドレス情報とメモリリード信
号とメモリライト信号を供給し、前記ソースメモリに対
しては前記アドレス情報と前記メモリリード信号をアク
ティブにするとともに前記デスティネーションメモリに
対しては前記アドレス情報と前記メモリライト信号をア
クティブにする機能を有している。
次に本発明について図面を参照して説明する。
第１図は本発明のＤＭＡＣの一実施例を示す内部ブロッ
ク図、第２図は第１図におけるＤ Ｍ Ａ Ｃの一使用
例を示す情報処理装置のブロック図、第３図は第２図に
おけるデータ転送時のタイミング図である。
ク図、第２図は第１図におけるＤ Ｍ Ａ Ｃの一使用
例を示す情報処理装置のブロック図、第３図は第２図に
おけるデータ転送時のタイミング図である。
第１図において、ＤＭＡＣ１はメモリに対するアドレス
情報を外部から設定でき、メモリに対してアドレス情報
５ａ、５ｂを出力し、かつ１−回の転送後アドレスをイ
ンクリメントする２つのアドレスインクリメンタ２ａ、
２ｂと、転送数を外部から設定でき、１回の転送後に転
送数をディクリメントし、転送数がＯになったときに転
送を終了して外部にその状態を知らせるための転送終了
信号６を出力する転送カウントディクリメンタ３と、ア
ドレスインクリメンタ２ａ、２ｂをソースメモリ／デス
ティネーションメモリのいずれに割り当てるかを外部か
ら設定でき、かつ転送時にはソースメモリへメモリリー
ド信号７ａ、７ｂを供給し、デスティネーションメモリ
へメモリライト信号８ａ、８ｂを供給するソース／デス
ティネーション制御部４で構成されている。中央処理装
置はデータバス９を通して前記各回路への設定を行なう
。
情報を外部から設定でき、メモリに対してアドレス情報
５ａ、５ｂを出力し、かつ１−回の転送後アドレスをイ
ンクリメントする２つのアドレスインクリメンタ２ａ、
２ｂと、転送数を外部から設定でき、１回の転送後に転
送数をディクリメントし、転送数がＯになったときに転
送を終了して外部にその状態を知らせるための転送終了
信号６を出力する転送カウントディクリメンタ３と、ア
ドレスインクリメンタ２ａ、２ｂをソースメモリ／デス
ティネーションメモリのいずれに割り当てるかを外部か
ら設定でき、かつ転送時にはソースメモリへメモリリー
ド信号７ａ、７ｂを供給し、デスティネーションメモリ
へメモリライト信号８ａ、８ｂを供給するソース／デス
ティネーション制御部４で構成されている。中央処理装
置はデータバス９を通して前記各回路への設定を行なう
。
次に第２肉において、ＤＭＡＣ１より中央処理装置１１
に対して転送終了信号６が供給され、メモリ１０ａ、１
０ｂに対してアドレス情報５ａ。
に対して転送終了信号６が供給され、メモリ１０ａ、１
０ｂに対してアドレス情報５ａ。
５ｂ、メモリリード信号７ａ、７ｂ、メモリライト信号
８ａ、８ｂが供給されている。データバス９は中央処理
装置１１．ＤＭＡＣｌ、メモリ１０ａ、１０ｂを結んで
いる。
８ａ、８ｂが供給されている。データバス９は中央処理
装置１１．ＤＭＡＣｌ、メモリ１０ａ、１０ｂを結んで
いる。
続いて第１図を併用して本使用例の動作について説明す
る。
る。
まず、メモリ１０ａからメモリ１０ｂへデータ転送を行
なうときは、中央処理装置１１からＤＭＡｃｔ内部のア
ドレスインクリメンタ２ａへソースアドレスを、アドレ
スインクリメンタ２ｂへデスティネーションアドレスを
、転送カウントディクリメンタ３へ転送数を、そしてソ
ース、／デスティネーション制御部４にはアドレスイン
クリメンタ２ａをソースアドレスとしアドレスインクリ
メンタ２ｂをデスティネーションアドレスとして使用す
るように設定する。
なうときは、中央処理装置１１からＤＭＡｃｔ内部のア
ドレスインクリメンタ２ａへソースアドレスを、アドレ
スインクリメンタ２ｂへデスティネーションアドレスを
、転送カウントディクリメンタ３へ転送数を、そしてソ
ース、／デスティネーション制御部４にはアドレスイン
クリメンタ２ａをソースアドレスとしアドレスインクリ
メンタ２ｂをデスティネーションアドレスとして使用す
るように設定する。
中央処理装置１１からＤＭＡＣ１に対して転送開始を命
令すると、アドレスインクリメンタ２ａ、２ｂからメモ
リｌＱａ、１０ｂに対してアドレス情報５ａ、５ｂを出
力する。メモリ１０ａに対してはメモリリード信号７ａ
が出力され、これによってメモリ１０ａはデータバス９
にデータな出力する。メモリ１０ｂに対してはメモリラ
イト信号８ｂが出力され、データバス９上のデータを書
き込むことができる。転送カウントディクリメンタ３の
転送数がＯになったとき転送を終了し、転送終了信号６
を中央処理装置１１へ出力する。
令すると、アドレスインクリメンタ２ａ、２ｂからメモ
リｌＱａ、１０ｂに対してアドレス情報５ａ、５ｂを出
力する。メモリ１０ａに対してはメモリリード信号７ａ
が出力され、これによってメモリ１０ａはデータバス９
にデータな出力する。メモリ１０ｂに対してはメモリラ
イト信号８ｂが出力され、データバス９上のデータを書
き込むことができる。転送カウントディクリメンタ３の
転送数がＯになったとき転送を終了し、転送終了信号６
を中央処理装置１１へ出力する。
次に、メモリ１０ｂからメモリ１０ａへのデータ転送に
ついて説明する。中央処理装置１１は、ソースアドレス
をアドレスインクリメンタ２ｂへ、デスティネーション
アドレスをアドレスインクリメンタ２ａへ、そしてアド
レスインクリメンタ２ｂをソースアドレスとしアドレス
インクリメンタ２ａをデスティネーションアドレスとし
て使用するように設定する。また、転送カウントディク
リメンタ３へ転送数を設定した後、中央処理装置１１は
ＤＭＡＣ１に対して転送開始を命令する。これによりア
ドレス情報５ａ、５ｂがメモリＬＯａ、１０ｂへ出力さ
れ、メモリ１０ｂに対してはメモリリード信号７ｂが出
力され、メモリ１０ａに対してはメモリライト信号８ａ
が出力され、メモリ１０ｂからメモリ１０．ａにデータ
が転送される。ＤＭＡＣｌはデータ転送が終了したとき
、転送終了信号６を中央処理装置１１へ出力する。
ついて説明する。中央処理装置１１は、ソースアドレス
をアドレスインクリメンタ２ｂへ、デスティネーション
アドレスをアドレスインクリメンタ２ａへ、そしてアド
レスインクリメンタ２ｂをソースアドレスとしアドレス
インクリメンタ２ａをデスティネーションアドレスとし
て使用するように設定する。また、転送カウントディク
リメンタ３へ転送数を設定した後、中央処理装置１１は
ＤＭＡＣ１に対して転送開始を命令する。これによりア
ドレス情報５ａ、５ｂがメモリＬＯａ、１０ｂへ出力さ
れ、メモリ１０ｂに対してはメモリリード信号７ｂが出
力され、メモリ１０ａに対してはメモリライト信号８ａ
が出力され、メモリ１０ｂからメモリ１０．ａにデータ
が転送される。ＤＭＡＣｌはデータ転送が終了したとき
、転送終了信号６を中央処理装置１１へ出力する。
第３図は第２図におけるデータ転送時のタイミングチャ
ートである。同図に示すタイミングで上述のデータ転送
動作が行われる。
ートである。同図に示すタイミングで上述のデータ転送
動作が行われる。
以上説明したように本発明は、アドレスをソースメモリ
用とデスティネーションメモリ用の２組に分離すること
により、ソースメモリとデスティネーションメモリ間の
データ転送時のサイクル数が半分となり、つまりデータ
転送速度が従来の２倍になるので、本発明のＤＭＡＣを
使用したシステムの高速化が図れる効果がある。
用とデスティネーションメモリ用の２組に分離すること
により、ソースメモリとデスティネーションメモリ間の
データ転送時のサイクル数が半分となり、つまりデータ
転送速度が従来の２倍になるので、本発明のＤＭＡＣを
使用したシステムの高速化が図れる効果がある。
第１図は本発明のＤＭＡＣの一実施例を示す内部ブロッ
ク図、第２図は第１図におけるＤＭＡＣの一使用例を示
す情報処理装置のブロック図、第３図は第２図における
データ転送時のタイミング図である。 １・・・ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）、２ａ、２ｂ・・・アドレスインクリメンタ、３
・・・転送カウントディクリメンタ、４・・・ソース／
デスティネーション制御部、５ａ、５ｂ・・・アドレス
情報、６・・・転送終了信号、７ａ、７ｂ・・・メモリ
リード信号、８ａ、８ｂ・・・メモリライト信号、９・
・・データバス、１０ａ、１０ｂ・・・メモリ、１１・
・・中央処理装置。 １１図 訃Ｚ回
ク図、第２図は第１図におけるＤＭＡＣの一使用例を示
す情報処理装置のブロック図、第３図は第２図における
データ転送時のタイミング図である。 １・・・ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）、２ａ、２ｂ・・・アドレスインクリメンタ、３
・・・転送カウントディクリメンタ、４・・・ソース／
デスティネーション制御部、５ａ、５ｂ・・・アドレス
情報、６・・・転送終了信号、７ａ、７ｂ・・・メモリ
リード信号、８ａ、８ｂ・・・メモリライト信号、９・
・・データバス、１０ａ、１０ｂ・・・メモリ、１１・
・・中央処理装置。 １１図 訃Ｚ回
Claims (1)
- ソースメモリとデスティネーションメモリ間のデータ転
送が可能なダイレクトメモリアクセスコントローラにお
いて、前記ソースメモリと前記デスティネーションメモ
リに対して個々にアドレス情報とメモリリード信号とメ
モリライト信号を供給し、前記ソースメモリに対しては
前記アドレス情報と前記メモリリード信号をアクティブ
にするとともに前記デスティネーションメモリに対して
は前記アドレス情報と前記メモリライト信号をアクティ
ブにする機能を有することを特徴とするダイレクトメモ
リアクセスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365186A JPS62249263A (ja) | 1986-04-22 | 1986-04-22 | ダイレクトメモリアクセスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365186A JPS62249263A (ja) | 1986-04-22 | 1986-04-22 | ダイレクトメモリアクセスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249263A true JPS62249263A (ja) | 1987-10-30 |
Family
ID=14088279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9365186A Pending JPS62249263A (ja) | 1986-04-22 | 1986-04-22 | ダイレクトメモリアクセスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
| JPH03171356A (ja) * | 1989-11-30 | 1991-07-24 | Matsushita Graphic Commun Syst Inc | メモリ間データ転送装置 |
-
1986
- 1986-04-22 JP JP9365186A patent/JPS62249263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
| JPH03171356A (ja) * | 1989-11-30 | 1991-07-24 | Matsushita Graphic Commun Syst Inc | メモリ間データ転送装置 |
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