JPH0215342A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0215342A JPH0215342A JP63167583A JP16758388A JPH0215342A JP H0215342 A JPH0215342 A JP H0215342A JP 63167583 A JP63167583 A JP 63167583A JP 16758388 A JP16758388 A JP 16758388A JP H0215342 A JPH0215342 A JP H0215342A
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- JP
- Japan
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- memory
- address
- read
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータを搭載したパーソナル
コンピュータやワードプロセッサなどのメモリ装置に関
するものである。
コンピュータやワードプロセッサなどのメモリ装置に関
するものである。
従来の技術
近年、マイクロコンピュータを搭載したパーソナルコン
ピュータやワードプロセッサなどにおいては、マイクロ
コンピュータおよびＲＯＭ 、 ＲＡＭの高速化に伴い
アプリケーションソフトの実行速度やデータ処理速度の
向上は目ざましいものがある。
ピュータやワードプロセッサなどにおいては、マイクロ
コンピュータおよびＲＯＭ 、 ＲＡＭの高速化に伴い
アプリケーションソフトの実行速度やデータ処理速度の
向上は目ざましいものがある。
以下、従来のメモリ装置を第２図のブロック図に基づい
て説明する。
て説明する。
第２図は従来のメモリブロックを４個もった場合、すな
わち２ｆｉ個のメモリブロック数がｎ＝２の場合のメモ
リ装置のブロック図を示す。このメモリ装置では、バス
マスタ（図示せず）がメモリリード動作を行うときにバ
スマスタから出力されるＸビット（又はＸ＞ｎの正の整
数）からなるメモリリードアドレスの、下位アドレス２
ビツトによりメモリブロックが選択され、上位アドレス
（ｘ−２）ヒツトによりメモリブロックのメモリセルが
選択され、選択されたメモリブロックのメモリセルから
のリードデータはバスマスタのデータバスへ出力される
。
わち２ｆｉ個のメモリブロック数がｎ＝２の場合のメモ
リ装置のブロック図を示す。このメモリ装置では、バス
マスタ（図示せず）がメモリリード動作を行うときにバ
スマスタから出力されるＸビット（又はＸ＞ｎの正の整
数）からなるメモリリードアドレスの、下位アドレス２
ビツトによりメモリブロックが選択され、上位アドレス
（ｘ−２）ヒツトによりメモリブロックのメモリセルが
選択され、選択されたメモリブロックのメモリセルから
のリードデータはバスマスタのデータバスへ出力される
。
第２図において、１はメモリコントローラであり、制御
信号ライン２を介してバスマスタからメモリリード要求
があると、バスマスタからアドレスバス３に出力される
メモリリードアドレスの下位アドレス２ビツトによりリ
ード要求のあるメモリブロックが４個のメモリブロック
４，５，６゜７のうちどれであるかを判断し、該当する
メモリブロック４，５，６．７に制御信号ライン８，９
゜１０ 、１１を介してメモリリード用の第１〜第４の
リード制御信号群を出力する。メモリブロック４゜５．
６．７はバスマスタのプログラムまたはリードオンリー
データを格納しているＲＯＭまたはＲＡＭからなり（図
面ではＲＯＭである）、バスマスタのデータバス１２の
本数と同一の入出力線（ＲＯＭは出力線のみ）をそれぞ
れ有しており、第１のメモリブロック４はメモリコント
ローラ１の第１のリード制御信号群とバスマスタのメモ
リリードアドレスの上位アドレス（ｘ−２）ビットとに
より選択されるメモリセルがリードされ、リードデータ
はデータバス１２へ出力される。第２のメモリブロック
５はメモリコントローラ１の第２のリード制御信号群と
バスマスタのメモリリードアドレスの上位アドレス（ｘ
−２）ビットとにより選択されるメモリセルがリードさ
れ、第３のメモリブロック６は第３のリード制御信号群
と メモリリードアドレスの上位アドレス（ｚ−２）ビット
とにより選択されるメモリセルがリードされ、第４のメ
モリブロック７は第４のリード制御信号群とメモリリー
ドアドレスの上位アドレス（ｚ−２）ビットとにより選
択されるメモリセルがリードされ、それぞれリードデー
タはデータバス１２へ出力される。
信号ライン２を介してバスマスタからメモリリード要求
があると、バスマスタからアドレスバス３に出力される
メモリリードアドレスの下位アドレス２ビツトによりリ
ード要求のあるメモリブロックが４個のメモリブロック
４，５，６゜７のうちどれであるかを判断し、該当する
メモリブロック４，５，６．７に制御信号ライン８，９
゜１０ 、１１を介してメモリリード用の第１〜第４の
リード制御信号群を出力する。メモリブロック４゜５．
６．７はバスマスタのプログラムまたはリードオンリー
データを格納しているＲＯＭまたはＲＡＭからなり（図
面ではＲＯＭである）、バスマスタのデータバス１２の
本数と同一の入出力線（ＲＯＭは出力線のみ）をそれぞ
れ有しており、第１のメモリブロック４はメモリコント
ローラ１の第１のリード制御信号群とバスマスタのメモ
リリードアドレスの上位アドレス（ｘ−２）ビットとに
より選択されるメモリセルがリードされ、リードデータ
はデータバス１２へ出力される。第２のメモリブロック
５はメモリコントローラ１の第２のリード制御信号群と
バスマスタのメモリリードアドレスの上位アドレス（ｘ
−２）ビットとにより選択されるメモリセルがリードさ
れ、第３のメモリブロック６は第３のリード制御信号群
と メモリリードアドレスの上位アドレス（ｚ−２）ビット
とにより選択されるメモリセルがリードされ、第４のメ
モリブロック７は第４のリード制御信号群とメモリリー
ドアドレスの上位アドレス（ｚ−２）ビットとにより選
択されるメモリセルがリードされ、それぞれリードデー
タはデータバス１２へ出力される。
発明が解決しようとする課題
しかしながら上記従来の構成では、リード時間はメモリ
ブロック４，５，６．７を構成するＲＡＭまたはＲＯＭ
のアクセスタイムで決定されるので、リード時間を短縮
するにはアクセスタイムの短い高価なＲＡＭまたはＲＯ
Ｍを使用しなければならないという問題を有していた。
ブロック４，５，６．７を構成するＲＡＭまたはＲＯＭ
のアクセスタイムで決定されるので、リード時間を短縮
するにはアクセスタイムの短い高価なＲＡＭまたはＲＯ
Ｍを使用しなければならないという問題を有していた。
本発明は上記問題を解決するものであり、高価なＲＡＭ
またはＲＯＭを使用せずにリード時間を短縮できるメモ
リ装置を提供することを目的とするものである。
またはＲＯＭを使用せずにリード時間を短縮できるメモ
リ装置を提供することを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明は、バスマスタのプログ
ラムまたはリードオンリーデータを格納している記憶素
子からなり、バスマスタのデータバスの本数と同一の入
出力線をそれぞれ有する２゜個（ｎは正の整数）のメモ
リブロックを設け、前記バスマスタのＸビット（ｘはＸ
＞ｎの正の整数）からなるメモリリードアドレスの、下
位アドレスｎビットにより前記メモリブロックを選択し
、上位アドレス（ｘ−ｎ）ビットにより各メモリブロッ
クのメモリセルを選択し、選択されたメモリブロックの
メモリセルからのリードデータを前記パスマスタのデー
タバスへ出力するメモリ装置であって、前回に前記メモ
リブロックからリード動作が行われたときの前記メモリ
リードアドレスの上位アドレス（ｘ−ｎ ）ビットをラ
ッチするアドレスラッチと、前記アドレスラッチの値と
現在のメモリリードアドレスの上位アドレス（ｘ−ｎ
）ビットを比較するアドレス比較器と、前記メモリブロ
ックのリードデータをそれぞれラッチする２ｎ個のデー
タラッチと、前記バスマスタからのリード要求があり、
前記アドレス比較器の一致出力が無効（不一致）である
ときのみ、前記２ｎ個のメモリブロックの全てにリード
制御信号＃を同時に出力し、２ｎ個のメモリブロックか
ら現在のメモリリードアドレスの上位アドレス（ｘ、−
ｎ）ビットで選択されるメモリセルのデータをリードし
、リードされた２ｎ個のリードデータを前記データラッ
チにラッチするためのタイミング信号であるストローブ
を出力するメモリコントローラと、前記バスマスタから
のリード要求があるとき現在のメモリリードアドレスの
下位アドレスｎビットから前記データラッチを選択し、
そのデータラッチにイネーブル信号を出力し、データラ
ッチのラッチデータを前記バスマスタのデータバスに出
力させるマルチプレクサとを設けたものである。
ラムまたはリードオンリーデータを格納している記憶素
子からなり、バスマスタのデータバスの本数と同一の入
出力線をそれぞれ有する２゜個（ｎは正の整数）のメモ
リブロックを設け、前記バスマスタのＸビット（ｘはＸ
＞ｎの正の整数）からなるメモリリードアドレスの、下
位アドレスｎビットにより前記メモリブロックを選択し
、上位アドレス（ｘ−ｎ）ビットにより各メモリブロッ
クのメモリセルを選択し、選択されたメモリブロックの
メモリセルからのリードデータを前記パスマスタのデー
タバスへ出力するメモリ装置であって、前回に前記メモ
リブロックからリード動作が行われたときの前記メモリ
リードアドレスの上位アドレス（ｘ−ｎ ）ビットをラ
ッチするアドレスラッチと、前記アドレスラッチの値と
現在のメモリリードアドレスの上位アドレス（ｘ−ｎ
）ビットを比較するアドレス比較器と、前記メモリブロ
ックのリードデータをそれぞれラッチする２ｎ個のデー
タラッチと、前記バスマスタからのリード要求があり、
前記アドレス比較器の一致出力が無効（不一致）である
ときのみ、前記２ｎ個のメモリブロックの全てにリード
制御信号＃を同時に出力し、２ｎ個のメモリブロックか
ら現在のメモリリードアドレスの上位アドレス（ｘ、−
ｎ）ビットで選択されるメモリセルのデータをリードし
、リードされた２ｎ個のリードデータを前記データラッ
チにラッチするためのタイミング信号であるストローブ
を出力するメモリコントローラと、前記バスマスタから
のリード要求があるとき現在のメモリリードアドレスの
下位アドレスｎビットから前記データラッチを選択し、
そのデータラッチにイネーブル信号を出力し、データラ
ッチのラッチデータを前記バスマスタのデータバスに出
力させるマルチプレクサとを設けたものである。
作用
上記構成により、メモリリードアドレスのメモリセルを
選択する上位アドレス（ｘ−ｎ）ビットが前回と同一で
あり、アドレス比較器の一致出力が有効（一致）になる
と、メモリコントローラはメモリブロックのメモリセル
のリードを実行せず、マルチプレクサの出力で選択され
るデータラッチのラッチデータがデータバスに出力され
る。これにより、常にメモリブロックをリードする従来
のメモリ装置に比べて高速のメモリ装置が実現でき、安
価なＲＯＭや誠が使用可能となる。
選択する上位アドレス（ｘ−ｎ）ビットが前回と同一で
あり、アドレス比較器の一致出力が有効（一致）になる
と、メモリコントローラはメモリブロックのメモリセル
のリードを実行せず、マルチプレクサの出力で選択され
るデータラッチのラッチデータがデータバスに出力され
る。これにより、常にメモリブロックをリードする従来
のメモリ装置に比べて高速のメモリ装置が実現でき、安
価なＲＯＭや誠が使用可能となる。
実施例
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す、メモリブロック数を
２ｎ個でｎ＝２とした場合、すなわち４個のメモリブロ
ックを備えたメモリ装置のブロック図である。なお、従
来例の第２図の構成と同一の構成には同一の符号を付し
て説明を省略する。また、バスマスタからアドレスバス
３に出力されるメモリリードアドレスは従来例と同一の
構造とする。
２ｎ個でｎ＝２とした場合、すなわち４個のメモリブロ
ックを備えたメモリ装置のブロック図である。なお、従
来例の第２図の構成と同一の構成には同一の符号を付し
て説明を省略する。また、バスマスタからアドレスバス
３に出力されるメモリリードアドレスは従来例と同一の
構造とする。
第１図において、 ２ｎは前回にメモリブロック４゜５
．６．７に対してリード動作が行われたときのバスマス
タ（図示せず）のメモリリードアドレスの上位アドレス
（ｘ−２）ビットをラッチしているアドレスラッチであ
り、アドレスラッチ２ｎの値はアドレスバス２２を介し
てアドレス比較器２３へ出力される。このアドレスラッ
チ２ｎの値と現在のバスマスタのメモリリードアドレス
の上位アドレス（ｘ−２）ビットとはアドレス比較器２
３にて比較され、一致していると制御信号ライン２４を
介して一致出力信号をメモリコントローラ２５へ出力す
る。メモリコントローラ２５は、バスマスタからリード
要求があり、かつアドレス比較器２３の一致出力信号が
無効（不一致）のときに限り、バスマスタのリードアド
レスの上位アドレス（ｘ−２）ビットで選択されるメモ
リセルをメモリブロック４，５，６．７ブロツク４，５
，６．７から同時にリードされたリードデータをそれぞ
れラッチするためにそれぞれのメモリブロック４，５，
６．７に対応して設けられたデータラッチ２７ 、２８
、２９ 、３０に、制御信号ライン３１ｙｔ介してタ
イミング信号であるストローブを出力する。３２はマル
チプレクサであり、バスマスタからのリード要求がある
と、現在のメモリリードアドレスの下位アドレス２ビツ
トから該当するデータラッチ２７ 、２８ 、２９ 、
３０を選択してイネーブル信号を制御信号ライン３３
、３４ 、３５ 、３６を介して出力し、このデータラ
ッチ２７ 、２８ 、２９ 、３０にラッチされている
ラッチデータをデータバス１２に出力させる。
．６．７に対してリード動作が行われたときのバスマス
タ（図示せず）のメモリリードアドレスの上位アドレス
（ｘ−２）ビットをラッチしているアドレスラッチであ
り、アドレスラッチ２ｎの値はアドレスバス２２を介し
てアドレス比較器２３へ出力される。このアドレスラッ
チ２ｎの値と現在のバスマスタのメモリリードアドレス
の上位アドレス（ｘ−２）ビットとはアドレス比較器２
３にて比較され、一致していると制御信号ライン２４を
介して一致出力信号をメモリコントローラ２５へ出力す
る。メモリコントローラ２５は、バスマスタからリード
要求があり、かつアドレス比較器２３の一致出力信号が
無効（不一致）のときに限り、バスマスタのリードアド
レスの上位アドレス（ｘ−２）ビットで選択されるメモ
リセルをメモリブロック４，５，６．７ブロツク４，５
，６．７から同時にリードされたリードデータをそれぞ
れラッチするためにそれぞれのメモリブロック４，５，
６．７に対応して設けられたデータラッチ２７ 、２８
、２９ 、３０に、制御信号ライン３１ｙｔ介してタ
イミング信号であるストローブを出力する。３２はマル
チプレクサであり、バスマスタからのリード要求がある
と、現在のメモリリードアドレスの下位アドレス２ビツ
トから該当するデータラッチ２７ 、２８ 、２９ 、
３０を選択してイネーブル信号を制御信号ライン３３
、３４ 、３５ 、３６を介して出力し、このデータラ
ッチ２７ 、２８ 、２９ 、３０にラッチされている
ラッチデータをデータバス１２に出力させる。
以下、上記構成のメモリ装置の動作を説明する。
まず、バスマスタのメモリリード動作によりメモリリー
ドアドレスとリード要求が出力される。
ドアドレスとリード要求が出力される。
アドレス比較器２３は、前回にメモリブロック４゜５．
６．７がリードされたときの上位アドレス（ｘ−２）ビ
ットをラッチしているアドレスラッチ２ｎの値と現在の
メモリリードアドレスの上位アドレス（ｘ−２）ビット
とを比較し、アドレス比較器２３の一致出力が無効（不
一致）であれば、メモリコントローラ２５はリード制御
信号群をメモリブロック４．５，６．７に同時に出力し
、メモリリードアドレスの上位アドレス（ｘ−２）ビッ
トで選択されるメモリセルを各メモリブロック４，５，
６．７からリードし、メモリコントローラ２５が出力す
るストローブで各メモリブロック４，５，６．７からの
リードデータをデータラッチ２７ 、２８ 、２９ 、
３０にそれぞれラッチさせ、マルチプレクサ３２はバス
マスクの現在のメモリリードアドレスの下位アドレス２
ビツトによって選択されるデータラッチ２７゜２８ 、
２９ 、３０のイネーブル信号のうちの一つを有効にし
、それにより該当するデータラッチ２７ 、２８ 。
６．７がリードされたときの上位アドレス（ｘ−２）ビ
ットをラッチしているアドレスラッチ２ｎの値と現在の
メモリリードアドレスの上位アドレス（ｘ−２）ビット
とを比較し、アドレス比較器２３の一致出力が無効（不
一致）であれば、メモリコントローラ２５はリード制御
信号群をメモリブロック４．５，６．７に同時に出力し
、メモリリードアドレスの上位アドレス（ｘ−２）ビッ
トで選択されるメモリセルを各メモリブロック４，５，
６．７からリードし、メモリコントローラ２５が出力す
るストローブで各メモリブロック４，５，６．７からの
リードデータをデータラッチ２７ 、２８ 、２９ 、
３０にそれぞれラッチさせ、マルチプレクサ３２はバス
マスクの現在のメモリリードアドレスの下位アドレス２
ビツトによって選択されるデータラッチ２７゜２８ 、
２９ 、３０のイネーブル信号のうちの一つを有効にし
、それにより該当するデータラッチ２７ 、２８ 。
２９ 、３０のうちの一つがデータバス１２にラッチデ
ータを出力する。また、前回と現在のメモリセルを選択
する上位アドレス（ｘ−２）ビットで同一であり、アド
レス比較器２３の一致出力が有効（一致）な場合、メモ
リコントローラ２５はメモリブロック４５．６．７ｉリ
ードせずに、前回にメモリブロック４，５，６．７をリ
ードしたときのリードデータをそれぞれラッチしている
データラッチ２７ 、２８ 。
ータを出力する。また、前回と現在のメモリセルを選択
する上位アドレス（ｘ−２）ビットで同一であり、アド
レス比較器２３の一致出力が有効（一致）な場合、メモ
リコントローラ２５はメモリブロック４５．６．７ｉリ
ードせずに、前回にメモリブロック４，５，６．７をリ
ードしたときのリードデータをそれぞれラッチしている
データラッチ２７ 、２８ 。
２９．３（ｌをマルチプレクサ３２が現在のメモリリー
ドアドレスの下位アドレス２ビツトで選択し、該当する
データラッチ２７．２８ 、２９ 、３０のイネーブル
信号を有効にし、そのデータラッチ２７ 、２８ 、２
９ 、３０のラッテデータをバスマスタのデータバス１
２に出力する。
ドアドレスの下位アドレス２ビツトで選択し、該当する
データラッチ２７．２８ 、２９ 、３０のイネーブル
信号を有効にし、そのデータラッチ２７ 、２８ 、２
９ 、３０のラッテデータをバスマスタのデータバス１
２に出力する。
このように、現在のバスマスタのリード要求時のメモリ
リードアドレスの４二位アドレス（ｘ−２）ビットが、
前回ｌζメモｌＩブロック４，５，６．７をリードした
ときの上位アドレス（ｘ−２）ビットと一致したときは
、メモリブロック４，５，６．７をリードせずに、メモ
リリードアドレスの下位アドレス２ビツトに該当するデ
ータラッチ２７ 、２８ 、２９ 。
リードアドレスの４二位アドレス（ｘ−２）ビットが、
前回ｌζメモｌＩブロック４，５，６．７をリードした
ときの上位アドレス（ｘ−２）ビットと一致したときは
、メモリブロック４，５，６．７をリードせずに、メモ
リリードアドレスの下位アドレス２ビツトに該当するデ
ータラッチ２７ 、２８ 、２９ 。
３０のラッチデータをデータバス】２に出力することｉ
こより、バスマスタからの平均メモリリード時間を短縮
することができる。
こより、バスマスタからの平均メモリリード時間を短縮
することができる。
なお、本実施例では、メモリブロック数を４個（メモリ
ブロック数２ｎ個で【ｌ−２の場合）としたが、メモリ
ブロック数を２ｎ個（ｎは正の整数）とする場合はメモ
リブロックとメモリラッチ＋ ２ ｎ個に増やし、アド
レスラッチ２ｎ８よびアドレス比較器２３の処理するメ
モリリードアドレスを上位アドレスの（ｘ−ｎ）ビット
とし、メモリブロックに入力しメモリセルを選択するメ
モリリードアドレスを上位アドレスの（ｘ−ｎ）ビット
とし、マルチプレクサ３２の入力アドレス線を０本とし
、すなｔ）ｂメモリリードアドレスの下位アドレスｎビ
ットを入力し、出力を２ｎ本、すなわちイネーブル信号
のための２ｔ１本とすれば良い。
ブロック数２ｎ個で【ｌ−２の場合）としたが、メモリ
ブロック数を２ｎ個（ｎは正の整数）とする場合はメモ
リブロックとメモリラッチ＋ ２ ｎ個に増やし、アド
レスラッチ２ｎ８よびアドレス比較器２３の処理するメ
モリリードアドレスを上位アドレスの（ｘ−ｎ）ビット
とし、メモリブロックに入力しメモリセルを選択するメ
モリリードアドレスを上位アドレスの（ｘ−ｎ）ビット
とし、マルチプレクサ３２の入力アドレス線を０本とし
、すなｔ）ｂメモリリードアドレスの下位アドレスｎビ
ットを入力し、出力を２ｎ本、すなわちイネーブル信号
のための２ｔ１本とすれば良い。
発明の効果
以上のように本発明によれば、バスマスタがメモリリー
ド要求を出力したときアドレス比較器の一致出力が無効
（不一致）の場合は従来のメモリ装置と同様の動作を行
うが、アドレス比較器の一致出力が有効Ｃ一致）な場合
はデータラッチからラッチデータをただちにバスマスク
のデータバスに出力することによって、平均メモリリー
ド時１ｍを従来のメモリ装置よりも短縮することができ
、さらにメモリブロックが多い場合は平均メモリリード
時間をより短縮することができる。
ド要求を出力したときアドレス比較器の一致出力が無効
（不一致）の場合は従来のメモリ装置と同様の動作を行
うが、アドレス比較器の一致出力が有効Ｃ一致）な場合
はデータラッチからラッチデータをただちにバスマスク
のデータバスに出力することによって、平均メモリリー
ド時１ｍを従来のメモリ装置よりも短縮することができ
、さらにメモリブロックが多い場合は平均メモリリード
時間をより短縮することができる。
また、従来の低コストのＲＡＭやＲＯＭを使用してもコ
ストの高い高速のＲＡＭやＲＯＭを使用するのと同様な
効果を得ることができる優れたメモリ装置を実現できる
。
ストの高い高速のＲＡＭやＲＯＭを使用するのと同様な
効果を得ることができる優れたメモリ装置を実現できる
。
第１図は本発明の一実施例を示すメモリ装置δのブロッ
ク図、第２図は従来のメモリ装置のブロック図である。 ３・・・アドレスバス、４，５，６．７・・・メモリブ
ロック、１２・・・データバス、２ｎ・・・アドレスラ
ッチ、２３・・・アドレス比較器、２５・・・メモリコ
ントローラ、２７ 、２８ 、２９−．３０−・・デー
タラッチ、３２・・・マルチプレクサ。
ク図、第２図は従来のメモリ装置のブロック図である。 ３・・・アドレスバス、４，５，６．７・・・メモリブ
ロック、１２・・・データバス、２ｎ・・・アドレスラ
ッチ、２３・・・アドレス比較器、２５・・・メモリコ
ントローラ、２７ 、２８ 、２９−．３０−・・デー
タラッチ、３２・・・マルチプレクサ。
Claims (1)
- １、バスマスタのプログラムまたはリードオンリーデー
タを格納している記憶素子からなり、バスマスタのデー
タバスの本数と同一の入出力線をそれぞれ有する２＾ｎ
個（ｎは正の整数）のメモリブロックを設け、前記バス
マスタのｘビット（ｘはｘ＞ｎの正の整数）からなるメ
モリリードアドレスの、下位アドレスｎビットにより前
記メモリブロックを選択し、上位アドレス（ｘ−ｎ）ビ
ットにより各メモリブロックのメモリセルを選択し、選
択されたメモリブロックのメモリセルからのリードデー
タを前記バスマスタのデータバスへ出力するメモリ装置
であつて、前回に前気メモリブロックからリード動作が
行われたときの前記メモリリードアドレスの上位アドレ
ス（ｘ−ｎ）ビットをラッチするアドレスラッチと、前
記アドレスラッチの値と現在のメモリリードアドレスの
上位アドレス（ｘ−ｎ）ビットを比較するアドレス比較
器と、前記メモリブロックのリードデータをそれぞれラ
ッチする２＾ｎ個のデータラッチと、前記バスマスタか
らのリード要求があり、前記アドレス比較器の一致出力
が無効（不一致）であるときのみ、前記２＾ｎ個のメモ
リブロックの全てにリード制御信号群を同時に出力し、
２＾ｎ個のメモリブロックから現在のメモリリードアド
レスの上位アドレス（ｘ−ｎ）ビットで選択されるメモ
リセルのデータをリードし、リードされた２＾ｎ個のリ
ードデータを前記データラッチにラッチするためのタイ
ミング信号であるストローブを出力するメモリコントロ
ーラと、前記バスマスタからのリード要求があるとき、
現在のメモリリードアドレスの下位アドレスｎビットか
ら前記データラッチを選択し、そのデータラッチにイネ
ーブル信号を出力し、データラツチのラッチデータを前
記バスマスタのデータバスに出力させるマルチプレクサ
とを設けたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167583A JPH0215342A (ja) | 1988-07-04 | 1988-07-04 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167583A JPH0215342A (ja) | 1988-07-04 | 1988-07-04 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215342A true JPH0215342A (ja) | 1990-01-19 |
Family
ID=15852444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167583A Pending JPH0215342A (ja) | 1988-07-04 | 1988-07-04 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323747A (ja) * | 1991-04-24 | 1992-11-12 | Toshiba Corp | 中央演算処理装置 |
| WO2008087779A1 (ja) * | 2007-01-19 | 2008-07-24 | Nec Corporation | アレイ型プロセッサおよびデータ処理システム |
| JPWO2020166725A1 (ja) * | 2019-02-16 | 2020-08-20 |
-
1988
- 1988-07-04 JP JP63167583A patent/JPH0215342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323747A (ja) * | 1991-04-24 | 1992-11-12 | Toshiba Corp | 中央演算処理装置 |
| WO2008087779A1 (ja) * | 2007-01-19 | 2008-07-24 | Nec Corporation | アレイ型プロセッサおよびデータ処理システム |
| JPWO2020166725A1 (ja) * | 2019-02-16 | 2020-08-20 |
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