JPH03268135A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は外部より各種の命令コードを読み出し実行する
マイクロコンピュータに関するものである。

近年の半導体技術の進歩及びワークステーション等の高
度な処理装置への応用に伴い、マイクロコンピュータに
対して高速化が要求されている。

マイクロコンピュータ内部の信号スピードは半導体技術
の進歩によりますます高速化していくが、外部記憶装置
とのデータ転送（命令フェッチ）を行う入力端子は面積
が大きいため寄生容量が大きく、信号を高速に伝達する
ことはむずかしい。そのため、今後のマイクロコンピュ
ータの高速化要求に応えるためには入力端子部分のスピ
ードネックを解決する必要がある。

［従来の技術］ 従来、マイクロコンピュータでは第６図に示すように、
所定のビット数Ｎの命令コードをＮ個の入力端子４を介
して命令レジスタ２に入力し、中央演算装置（以下、Ｃ
ＰＵという）１は命令レジスタ２より転送された命令コ
ードを実行するようになっており、このマイクロコンピ
ュータでは高速化を図るために、命令コードのビット数
Ｎ、即ち、入力端子４の数を多くして語長を長くし、度
に複数の命令コードを取り入れるようにしている。

又、従来のマイクロコンピュータとして、第７図に示す
ように複数の入力端子４と命令レジスタ２との間に命令
キャッシュ５を内蔵し、外部へのアクセスを少なくして
高速化を図るようにしたものもある。

［発明が解決しようとする課題］ しかしながら、第６図に示すマイクロコンピュータのよ
うに命令コードの語長を長くするようにしたものでは、
命令コードの複雑化を招くという問題がある。

又、第７図に示すマイクロコンピュータのように命令キ
ャッシュ５を内蔵したものでは、分岐臼令や割込時のよ
うに外部より新たな命令コードデータを必要とする時に
入力端子４の入カスピートが低速であるため、処理スピ
ードが低速化するという問題点がある。

本発明は上記問題点を解決するためになされたものであ
って、その目的は命令コードの複雑化や、分岐命令２割
込時等における処理スピードの低下を防止することがで
きるマイクロコンピュータを提供することにある。

１課題を解決するための手段］ 第１図は本発明の原理説明図である。

中央演算装置１は所定のビット数よりなる各種の命令コ
ードを順次実行するものであり、命令レジスタ２は命令
コードを保持して中央演算装置１に命令コードを出力す
るものである。

複数のテンポラリレジスタ３は各種の命令コードを一時
的に保持し、その保持した各命令コードを命令レジスタ
２に時系列で１命令ずつ転送するものである。入力端子
４は各テンポラリレジスタ３に対応してそれぞれ命令コ
ードのビット数と同数膜けられ、かつ、外部より各テン
ポラリレジスタ３に対して同時に各種の命令コードを入
力するものである。

［作用］ 入力端子４を介して各テンポラリレジスタ３に同時に各
種の命令コードが入力される。その後、各テンポラリレ
ジスタ３に保持された命令コードが時系列で１つずつ命
令レジスタ２に転送され、中央演算装置１でその命令コ
ードが実行される。

従って、中央演算装置１の処理スピードが高速化しても
、命令コードを入力する入ノＪ端子４の入力スピードは
高速化する必要がなく、しかも、命令コードの語長を長
くしなくてよく命令コードが複雑化しない。

［実施例］ 以下、本発明を具体化した一実施例を第２〜４図に従っ
て説明する。

第２図に示すように、マイクロコンピュータ１０のＣＰ
ＵＩにはプログラムアドレスを一時的に保持するブロク
゛ラムアドレステンポラリレジスタ１１が接続され、同
レジスタ１１には複数のプログラムアドレス端子１２が
接続されている。そして、ＣＰＵＩはプログラムアドレ
ステンポラリレジスタ１１及びプログラムアドレス端子
１２を介してプログラムメモリ１３の複数のアドレスを
アクセスする。本実施例におけるプログラムメモリ１３
はｎビットよりなる命令コードデータ（以下、プログラ
ムデータという）を記憶しており、ＣＰＵ　１によるプ
ログラムアクセスがあると、４つのプログラムデータを
出力する。

プログラムメモリ１３より出力された４つのプログラム
データは、それぞれプログラムデータのビット数と同数
のｎ個ずつ、合計で４ｎ個設けられたプログラムデータ
端子４を介して４つのテンポラリレジスタ３Ａ〜３Ｄに
入力され一時的に保持される。

各テンポラリレジスタ３Ａ〜３Ｄはｎ本の配線よりなる
バス１４Ａを介して命令レジスタ２に接続され、それぞ
れ保持したプログラムデータを１つずつ時系列で命令レ
ジスタ２に転送する。命令レジスタ２は同じくｎ本の配
線よりなるバス１４Ｂを介してＣＰＵＬに接続され、前
記各テンポラリレジスタ３Ａ〜３Ｄより転送された各種
のプログラムデータをＣＰＵＩに順次転送する。そして
、ＣＰＵ１は命令レジスタ２より転送された各種のプロ
グラムデータを順次実行するようになっている。

次に上記命令レジスタ２及び各テンポラリレジスタ３Ａ
〜３Ｄを第３図に基づいて説明する。

各テンポラリレジスタ３Ａ〜３Ｄは各プログラムデータ
端子４にそれぞれ接続されたｎ個のビット記憶部１５か
らなる。各ビット記憶部１５は各プログラムデータ端子
４に直列に接続された第１のクロックド・インバータ１
６．インバータ１７゜第２のクロックド・インバータ１
８、及びインバータ１７と共にラッチ回路を構成する第
３のクロックド・インバータ１９とからなる。各クロッ
クド・インバータ１６，１．８．１９は通過制御端子１
６ａ、１８ａ、１９ａにハイレベルの制御信号が入力さ
れると、その入力信号のレベルを反転して出力し、遮断
制御端子１６ｂ、１８ｂ、］、９ｂにハイレベルの制御
信号が入力されると、その人ノＪ信号を遮断するもので
ある。

そして、各テンポラリレジスタ３Ａ〜３Ｄの各第１のク
ロックド・インバータ１６の通過制御端子１６ａ及び各
第３のクロックド・インバータ１９の遮断制御端子Ｌ９
ｂには前記ＣＰＵＩよりプログラムフェッチ信号ＰＦが
入力されるとともに、各第１のクロックド・インバータ
１６の遮断制御端子１６ｂ及び各第３のクロックド・イ
ンバータ１９の通過制御端子］、　９　ａにはインバー
タ２０を介してプログラムフェッチ信号ＰＦを反転した
信号が入力されている。又、各テンポラリレジスタ３Ａ
〜３Ｄの各第２のクロックド・インバ・−夕１８の通過
制御端子１８ａにはそれぞれ前記ＣＰＵＩより出力セレ
クト信号５ＬＯ−８Ｌ３が入力されるとともに、遮断制
御端子１８ｂにはインバータ２１〜２４を介してそれぞ
れ前記各出力セレクト信号ＳＬＯ〜Ｓ　Ｌ　３を反転し
た信号が入力されている。

又、命令レジスタ２は前記バス１４Ａの各配線にそれぞ
れ接続されたｎ個のビット記憶部２５からなり、各ビッ
ト記憶部２５は直列に接続された第４のクロックド・イ
ンバータ２６．インバータ２７及びインバータ２７と共
にラッチ回路を構成する第５のクロックド・インバータ
２８とからなる。そして、各第４のクロックド・インバ
ータ２６の通過制御端子２６ａ及び各第５のクロックド
・インバータ２８の遮断制御端子２８ｂには前記ＣＰＵ
Ｉよりロード信号ＩＬＤが入力されるとともに、各第４
のクロックド・インバータ２６の遮断制御端子２６ｂ及
び各第５のクロックド・インバータ２８の通過制御端子
２８ａにはインバータ２９を介してロード信号ＩＬＤを
反転した信号が入力されている。

従って、各プログラムデータ端子４に第４図に示す命令
Ａ、　　Ｂ、　　Ｃ，Ｉ）の各ビットデータが入力０ されている状態において、プログラムフェッチ信号ＰＦ
がハイレベルになると、同フェッチ信号ＰＦが各第１の
クロックド・インバータ１６の通過制御端子１６ａ及び
各第３のクロックド・インバータ１９の遮断制御端子１
９ｂに入力される。

これにより、各第３のクロックド・インバータ１９はそ
の入力信号を遮断し、各第１のクロックド・インバータ
１６はその入力信号を反転させて通過させる。この結果
、各プログラムデータ端子４のビットデータが反転され
た状態で各ビット記憶部１５に取り込まれ、各ビット記
憶部１５に取り込まれたビットデータはインバータ１７
によりさらに反転、即ち、各プロクラムデータ端子４の
入力レベルに戻された状態で第３のクロックド・インバ
ータ１９０入力端子に出力される。

次にプログラムフェッチ信号ＰＦがローレベルになると
、インバータ２０を介してプログラムフェッチ信号ＰＦ
のレベルを反転した信号が各第１のクロックド・インバ
ータ１６の遮断制御端子１６ｂ及び各第３のクロックド
・インバータ１９の通過制御端子］、　９　ａに入力さ
れる。これにより、各第１のクロックド・インバータ１
６はその入力信号を遮断し、各第３のクロックド・イン
バータ１９はその入力信号、即ち、各ブロク゛ラムデー
タ端子４の入力レベルを反転させて通過させる。この結
果、各ビット記憶部１５に各ビットデータがラッチされ
、第４図に示すようにテンポラリレジスタ３Ａ〜３Ｄに
命令Ａ、Ｂ、Ｃ，Ｄの各ビットデータが保持される。

テンポラリレジスタ３Ａ〜３Ｄに命令Ａ、Ｂ。

Ｃ，Ｄの各ビットデータが保持された状態において、第
４図に示すようにＣＰＵＩの出力セレクト信号ＳＬＯか
ハイレベルになると、テンポラリレジスタ３Ａの各第２
のクロックド・インバータ１８のみがその入力信号を反
転させて通過させる。

これにより、テンポラリレジスタ３Ａに保持された命令
Ａの各ビットデータがバス１４Ａを介して命令レジスタ
２の各ビット記憶部２５に出力される。

命令Ａの各ビットデータが命令レジスタ２の冬目 ２ ビット記憶部２５に出力された状態において、ロート信
号ＩＬＤがハイレベルになると、同ロード信号ＩＬＤが
各第４のクロックド・インバータ２６の通過制御端子２
６ａ及び各第５のクロックド・インバータ２８の遮断制
御端子２８ｂに入力される。これにより、各第５のクロ
ックド・インバータ２８はその入力信号を遮断し、各第
４のクロックド・インバータ２６はその入力信号を反転
させて通過させる。この結果、命令Ａの各ビットデータ
が各ビット記憶部２５に取り込まれ、各ビット記憶部２
５に取り込まれたビットデータはインバータ２７により
さらに反転された状態で前記ＣＰＵＩに出力されるとと
もに、第５のクロックド・インバータ２８の入力端子に
出力される。

次に、第４図に示すようにＣＰＵＩの出力セレクト信号
ＳＬＯがローレベルになると、インバータ２１を介して
出力セレクト信号ＳＬＯのレベルを反転した信号がテン
ポラリレジスタ３Ａの各第２のクロックド・インバータ
１８の遮断制御端子１８ｂに入力されるため、各第２の
クロックド・インバータ１８はその入力信号を遮断し、
命令Ａの各ビットデータは命令レジスタ２の各ビット記
憶部２５に出力されなくなる。

そして、ＣＰＵＩのロート信号ＩＬＤがローレベルにな
ると、インバータ２９を介してロード信号ＩＬＤのレベ
ルを反転した信号が各第４のクロックド・インバータ２
６の遮断制御端子２６ｂ及び各第５のクロックド・イン
バータ２８の通過制御端子２８ａに入力される。これに
より、各第４のクロックド・インバータ２６はその入力
信号を遮断し、各第５のクロックド・インバータ２８は
その入力信号、即ち、各インバータ２７の出力レベルを
反転させて通過させる。この結果、各ビット記憶部２５
に命令Ａの各ビットデータがラッチされ、第４図に示す
ように命令レジスタ２に命令Ａが保持される。

以後、テンポラリレジスタ３Ａ〜３Ｄに命令Ａ。

Ｂ、Ｃ，Ｄの各ビットデータが保持された状態において
、第４図に示すようにＣＰＵＩの出力セレクト信号ＳＬ
Ｉ〜ＳＬ３が順次１つのみハイレベ３ ４ ルになると、前記と同様にしてテンポラリレジスタ３Ｂ
〜３Ｄに保持された命令Ｂ−Ｄの各ビットデータがバス
Ｌ４Ａを介して命令レジスタ２の各ビット記憶部２５に
出力される。そして、各命令Ｂ−Ｄの各ビットデータが
命令レジスタ２の各ビット記憶部２５に出力された状態
において、ロード信号Ｉ　Ｌ　Ｄがハイレベルになると
各命令Ｂ−Ｄの各ビットデータが命令レジスタ２の各ビ
ット記憶部２５に取り込まれるとともに、ＣＰＵＩの出
力セレクト信号ＳＬＩ〜ＳＬ３がローレベルになると各
ビットデータが各ビット記憶部２５にラッチされ、第４
図に示すように命令レジスタ２に命令Ｂ−Ｄの各ビット
データが保持されるとともに、ＣＰＵＩに出力される。

又、ＣＰＵ　１にはデータアドレスを一時的に保持する
データアドレスレジスタ３０が接続され、同レジスタ３
０には複数のデータアドレス端子３１か接続されている
。又、ＣＰＵＩにはデータキャッシュ３２が接続され、
データキャッシュ３２は複数のデータ端子３３を介して
データメモリ３４に接続されている。そして、ＣＰＵ１
はデータアドレスレジスタ３０及びデータアドレス端子
３１を介してデータメモリ３４の所定アドレスをアクセ
スするとともに、データキャッシュ３２を介してデータ
メモリ３４から処理すべきデータの読み出し及びデータ
メモリ３４への演算結果データの書き込みを行う。

このように、本実施例では命令レジスタ２の前段に４つ
のテンポラリレジスタ３Ａ〜３Ｄを設けるとともに、各
テンポラリレジスタ３Ａ〜３Ｄに対してそれぞれｎ個ず
つのプログラムデータ端子４を設けたので、各テンポラ
リレジスタ３Ａ〜３Ｄに同時に４つのプログラムデータ
をフェッチでき、各テンポラリレジスタ３Ａ〜３Ｄに保
持したプログラムデータを命令レジスタ２を介してＣＰ
ＵＩに順次転送することができる。従って、プログラム
データ端子４の入力スピードを高速化させたすせずに、
又、プログラムデータの語長を長（してプログラムデー
タを複雑化させたすせずに、分岐命令や割込時のように
外部より新たなプログ５ ６ ラムデータを必要とする時にもＣＰＵＩの処理スピード
の低下を防止することができる。

第５図は別の実施例の電気的構成を示すブロック回路図
であり、この例のマイクロコンピュータ１０は、ＣＰＵ
Ｉにプログラムアドレス及びデータアドレスを一時的に
保持するプログラム及びデータアドレステンポラリレジ
スタ３５を接続し、同レジスタ３５に複数のプログラム
及びデータアドレス端子３６を接続している。そして、
ＣＰＵ１はプログラム及びデータアドレステンポラリレ
ジスタ３５、及びプログラム及びデータアドレス端子３
６を介してプログラム及びデータメモリ３７をアクセス
するようになっている。又、この例のマイクロコンピュ
ータ１０では４ｎ個のプログラムデータ端子４のうち、
所定個数のプログラムデータ端子４をデータ端子と兼用
しており、その所定個数のブロク゛ラムデータ端子４に
データキャッシュ３２を接続している。

そして、プログラム及びデータメモリ３７のプログラム
データアクセス時には、４０個のプログラムデータ端子
４を介して４つのテンポラリレジスタ３Ａ〜３Ｄに４つ
の異なるプログラムデータを入力し、データアクセス時
には、４ｎ個のうち、所定個数のプログラムデータ端子
４及びデータキャッシュ３２を介してプログラム及びデ
ータメモリ３７から処理すべきデータの読み出し及びプ
ログラム及びデータメモリ３７への演算結果データの書
き込みを行うようにし、マイクロコンピュータ１０を小
型化を図っている。

［発明の効果］ 以上詳述したように、本発明によれば命令コードの複雑
化や、分岐命令９割込時等における処理スピードの低下
を防止することができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明を具体化した一実施例の電気的構成を示
すブロック回路図、 ７ ８ 第３図は一実施例におけるテンポラリレジスタを示す電
気回路図、 第４図は一実施例における作用を示す各波形図、第５図
は別の実施例の電気的構成を示すブロック回路図、 第６，７図はそれぞれ従来のマイクロコンピュータの電
気的構成を示すブロック回路図である。 図において、 ■は中央演算装置 ２は命令レジスタ、 ３はテンポラリレジスタ ４は入力端子である。 （ＣＰ　Ｕ） ■

Claims (1)

1. 【特許請求の範囲】 所定のビット数よりなる各種の命令コードを順次実行す
   る中央演算装置（１）と、 その中央演算装置（１）が実行する命令コードを保持す
   る１つの命令レジスタ（２）と、 各種の命令コードを一時的に保持し、前記命令レジスタ
   （２）にその保持した命令コードを順次転送する複数の
   テンポラリレジスタ（３）と、前記各テンポラリレジス
   タ（３）に対応してそれぞれ命令コードのビット数と同
   数設けられ、かつ、外部より各テンポラリレジスタ（３
   ）に対して同時に各種の命令コードを入力するための複
   数の入力端子（４）と を備えたことを特徴とするマイクロコンピュータ。