JPH02153433A - 割り込みの優先制御方式 - Google Patents
割り込みの優先制御方式Info
- Publication number
- JPH02153433A JPH02153433A JP30721688A JP30721688A JPH02153433A JP H02153433 A JPH02153433 A JP H02153433A JP 30721688 A JP30721688 A JP 30721688A JP 30721688 A JP30721688 A JP 30721688A JP H02153433 A JPH02153433 A JP H02153433A
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- interrupt
- urgency
- interruption
- priority
- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央処理装置（ＣＰＵ）の割り込み機能を用いて通信デ
ータを処理する装置において、割り込みの有無及び優先
度を動的に決定ｆる割り込みの優先制御方式に関し、 緊急度の高いデータに対する応答時間を知くすることに
より装置の応答性能を八めることを目的とし、 割り込み端子への割り込み入力により割り込み処理を行
なう中央処理装置と、該中央処理装置のｖｌり込み待ち
時間を計測する割り込み待ち時間計測回路と、受信デー
タの緊急度を識別する緊急度識別回路と、目測して得ら
れた前記割り込み待ち時間と識別して得られた前記緊急
度とを比較し、該ｖ１り込み時間に対して該Ｗ４Ｊ度が
予め設定した緊急度以上のときに割り込み要求を出力す
る優先処理部と、該優先処理部からの割り込み要求とそ
れ以外の回路部からの割り込み要求とを多重化し、最優
先の割り込み要求を前記中央処理装置の割り込み端子へ
供給する割り込み制御回路とからなり、前記緊急度と前
記割り込み待ち時間との相関により割り込みの優先制御
を行なうように構成する。
ータを処理する装置において、割り込みの有無及び優先
度を動的に決定ｆる割り込みの優先制御方式に関し、 緊急度の高いデータに対する応答時間を知くすることに
より装置の応答性能を八めることを目的とし、 割り込み端子への割り込み入力により割り込み処理を行
なう中央処理装置と、該中央処理装置のｖｌり込み待ち
時間を計測する割り込み待ち時間計測回路と、受信デー
タの緊急度を識別する緊急度識別回路と、目測して得ら
れた前記割り込み待ち時間と識別して得られた前記緊急
度とを比較し、該ｖ１り込み時間に対して該Ｗ４Ｊ度が
予め設定した緊急度以上のときに割り込み要求を出力す
る優先処理部と、該優先処理部からの割り込み要求とそ
れ以外の回路部からの割り込み要求とを多重化し、最優
先の割り込み要求を前記中央処理装置の割り込み端子へ
供給する割り込み制御回路とからなり、前記緊急度と前
記割り込み待ち時間との相関により割り込みの優先制御
を行なうように構成する。
（産業上の利用分野）
本発明は割り込みの侵先制御方式に係り、特に中央処理
装置（ＣＰＵ）の割り込み機能を用いて通信データを処
理する装置において、割り込みの有無及び優先度を動的
に決定する割り込みの優先制御方式に関する。
装置（ＣＰＵ）の割り込み機能を用いて通信データを処
理する装置において、割り込みの有無及び優先度を動的
に決定する割り込みの優先制御方式に関する。
近年、通信回線は益々高速化、複雑化し、これを１１１
１１１する装置も＾速で複雑な処理が要求されるように
なった。このため、制御装置にＣＰｕを搭載することに
より、ＣＰＵの割り込み機能を用いて複雑な処理を行な
っている。
１１１する装置も＾速で複雑な処理が要求されるように
なった。このため、制御装置にＣＰｕを搭載することに
より、ＣＰＵの割り込み機能を用いて複雑な処理を行な
っている。
しかし、通信回線のトラフィック量が増大すると、通信
回線を介して送信されてきた通信データのすべてを取り
込むことができなくなるため、ＣＰＵの待ち時間と通信
データの緊急度の相関によって緊急度の高い通信データ
の取りこぼしを防ぐ必要がある。
回線を介して送信されてきた通信データのすべてを取り
込むことができなくなるため、ＣＰＵの待ち時間と通信
データの緊急度の相関によって緊急度の高い通信データ
の取りこぼしを防ぐ必要がある。
（従来の技術）
従来の割り込みの侵先制御方式は、通ｉｎ回線を介して
送信されてきた通信データをＰＩＣ（プライオリティ・
インタラブド・コントローラ）に入力し、ここで装置内
で発生した通信回線以外からの他の割り込み入力との優
先順位をとり、その中で最優先のデータをＣＰＵのυ１
り込み端ｆに入力していた。
送信されてきた通信データをＰＩＣ（プライオリティ・
インタラブド・コントローラ）に入力し、ここで装置内
で発生した通信回線以外からの他の割り込み入力との優
先順位をとり、その中で最優先のデータをＣＰＵのυ１
り込み端ｆに入力していた。
上記のＰＩＣは優先度を各データの内容から判断するも
のではなく、入力信号線の接続順によって予め優先順位
を定めている。このため、通信回線からの入力が他の入
力信号線に対して最優先となるようにＰＩＣに接続され
ている場合は、通信データは他の入力データよりも優先
してＣＰＵの割り込み端子へ入力されることになる。
のではなく、入力信号線の接続順によって予め優先順位
を定めている。このため、通信回線からの入力が他の入
力信号線に対して最優先となるようにＰＩＣに接続され
ている場合は、通信データは他の入力データよりも優先
してＣＰＵの割り込み端子へ入力されることになる。
しかるに、上記の従来方式では通信回線のトラフィック
量が多くなると、通信データはが頻繁に入力されること
になるため、ＣＰＬＩの割り込み入力に対する応答処理
時間内で通信データを処理しぎれなくなり、通信データ
の取りこぼしが発生していた。
量が多くなると、通信データはが頻繁に入力されること
になるため、ＣＰＬＩの割り込み入力に対する応答処理
時間内で通信データを処理しぎれなくなり、通信データ
の取りこぼしが発生していた。
このため、従来は上記の取りこぼした通信データは、相
手方の再送、あるいはトラフィック量が少なくなった時
のポーリング等によりＣＰＵに取り込むようにしなけれ
ばならず、取りこぼした通信データ中に応答に緊急を要
する重要な通信データがある場合は該重要な通信データ
に対しても応答が遅れるという問題があった。
手方の再送、あるいはトラフィック量が少なくなった時
のポーリング等によりＣＰＵに取り込むようにしなけれ
ばならず、取りこぼした通信データ中に応答に緊急を要
する重要な通信データがある場合は該重要な通信データ
に対しても応答が遅れるという問題があった。
本発明は上記の点に鑑みてなされたちのであり、緊急度
の高いデータに対する応答時間を短くすることにより装
置の応答性能を高める割り込みの優先制御方式を提供す
ることを目的とする。
の高いデータに対する応答時間を短くすることにより装
置の応答性能を高める割り込みの優先制御方式を提供す
ることを目的とする。
第１図は本発明の原理ブロック図を示す。「１１図中、
１は中央処理装置（ＣＰＬＩ）で、割り込み端子への割
り込み入力により割り込み処理を行なう。
１は中央処理装置（ＣＰＬＩ）で、割り込み端子への割
り込み入力により割り込み処理を行なう。
２はｖｌつ込み待ち時間計測回路で、ＣＰＩＪｌのｖｌ
り込み待ち時間を計測する。３は緊急度識別回路で、受
信データの緊急度を識別する。
り込み待ち時間を計測する。３は緊急度識別回路で、受
信データの緊急度を識別する。
４は優先処理部で、上記の割り込み待ち時間と緊急度を
夫々比較し、割り込み待ち時間に対して緊急度が予め設
定した緊急度以上のときに割り込み要求を出力する。
夫々比較し、割り込み待ち時間に対して緊急度が予め設
定した緊急度以上のときに割り込み要求を出力する。
５は割り込み制御回路で、上記の割り込み要求と優先処
理部４以外の回路部からの割り込み凹求とを多重化し、
最優先の割り込み要求をＣＰＵ １の割り込み端子へ供
給する。
理部４以外の回路部からの割り込み凹求とを多重化し、
最優先の割り込み要求をＣＰＵ １の割り込み端子へ供
給する。
これにより、上記の緊急度と上記の割り込み待ち時間と
の相関により割り込み優先制御が行なわれる。
の相関により割り込み優先制御が行なわれる。
割り込み制御回路５からｃｐｕｉへの割り込み入力が第
２図のａに模式的に行なわれたものとする。ここで、同
図ａ中、ローレベルのｍ間がＣＰＵ１への割り込み入力
期間、ハイレベルの期間が割り込み入力が無いアイドル
期間を示す。
２図のａに模式的に行なわれたものとする。ここで、同
図ａ中、ローレベルのｍ間がＣＰＵ１への割り込み入力
期間、ハイレベルの期間が割り込み入力が無いアイドル
期間を示す。
割り込み待ち時間計測回路２はこのアイドル期間、すな
わち割り込み待ち時間をＣＰＵ１からのり０ツクを計数
することで計数し、これにより得られた第２図すに模式
的に示す割り込み待ち時間を優先処理部４へ通知する。
わち割り込み待ち時間をＣＰＵ１からのり０ツクを計数
することで計数し、これにより得られた第２図すに模式
的に示す割り込み待ち時間を優先処理部４へ通知する。
この割り込み待ち時間は、値が大なるほど待ち時間が長
いことを示す変換値であり、割り込みの発生（第２図ａ
の立ち下がり）によりゼロにリセットされる。
いことを示す変換値であり、割り込みの発生（第２図ａ
の立ち下がり）によりゼロにリセットされる。
他方、通信回線を介して送信されてくる通信データ中に
は、予めその通信データの緊急度の度合いを示す識別コ
ードが付加されている。この通信データ及び緊急度識別
コードが受信されて緊急度識別回路３に入力され、ここ
で上記識別コードに基づいて緊急度が識別される。この
受信データの緊急度は例えば第２図Ｃに模式的に示す如
くに変化する。この緊急度Ｃは値が小なるほど緊急度が
高いことを示す。
は、予めその通信データの緊急度の度合いを示す識別コ
ードが付加されている。この通信データ及び緊急度識別
コードが受信されて緊急度識別回路３に入力され、ここ
で上記識別コードに基づいて緊急度が識別される。この
受信データの緊急度は例えば第２図Ｃに模式的に示す如
くに変化する。この緊急度Ｃは値が小なるほど緊急度が
高いことを示す。
優先処理部４は上記の割り込み待ち時間すと緊急度Ｃの
各位を夫々大小比較し、受信データの緊急度ＣがＣＰＵ
１の割り込み待ち時間すより低い場合はＣＰＵ１に対し
て割り込み要求を出さず、上記緊急度Ｃが割り込み待ち
時間すより高い場合（第２図では時刻ｔｌ、ｔ２より一
定時間）にのみ割り込み要求を出すよう構成されている
。
各位を夫々大小比較し、受信データの緊急度ＣがＣＰＵ
１の割り込み待ち時間すより低い場合はＣＰＵ１に対し
て割り込み要求を出さず、上記緊急度Ｃが割り込み待ち
時間すより高い場合（第２図では時刻ｔｌ、ｔ２より一
定時間）にのみ割り込み要求を出すよう構成されている
。
このため、優先処理部４からは第２図ｄに模式的に示す
如く、そのローレベルの期間のみ割り込み要求が出力さ
れることになる。なお、割り込み要求の解除はｃｐｕｉ
のソフトウェアによるのが一般的であり、第２図ｄに破
線で示す如く、割り込みａの入力が終了した時点で解除
しても、また同図ｄに実線で示す如く、割り込み待ち時
間すの値がゼロになった時点で解除してもよい。
如く、そのローレベルの期間のみ割り込み要求が出力さ
れることになる。なお、割り込み要求の解除はｃｐｕｉ
のソフトウェアによるのが一般的であり、第２図ｄに破
線で示す如く、割り込みａの入力が終了した時点で解除
しても、また同図ｄに実線で示す如く、割り込み待ち時
間すの値がゼロになった時点で解除してもよい。
このように、本発明によれば、ＣＰＵ１の割り込み待ち
時間が短くなった場合には、この値よりも緊急度の＾い
重要な受信データのみに対して割り込みを行なうことが
できる。
時間が短くなった場合には、この値よりも緊急度の＾い
重要な受信データのみに対して割り込みを行なうことが
できる。
第３図は本発明の一実施例のブロック図を示す。
同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第３図において、割り込み持も時間
計測回路２はカウンタ８により構成されている。このカ
ウンタ８はＣＰ Ｕ ｉからの計測用クロックを計数し
、また割り込み制ｔ１口路５からの割り込み出力でリセ
ットされる。また緊急度識別回路３はシフトレジスタ９
とラッチ回路１０とから構成されている。更に、１１は
優先処理部４を構成する比較回路、１２は割り込み制御
回路５を構成するＮＯＲ回路である。
の説明を省略する。第３図において、割り込み持も時間
計測回路２はカウンタ８により構成されている。このカ
ウンタ８はＣＰ Ｕ ｉからの計測用クロックを計数し
、また割り込み制ｔ１口路５からの割り込み出力でリセ
ットされる。また緊急度識別回路３はシフトレジスタ９
とラッチ回路１０とから構成されている。更に、１１は
優先処理部４を構成する比較回路、１２は割り込み制御
回路５を構成するＮＯＲ回路である。
次に、本実施例の動作について説明する。通信回線を介
して入力された受信データ中にはその受信データの緊急
度の度合いを示す識別コードが予め付加されており、こ
れらがシフトレジスタ９に一時記憶される。識別コード
の受信データの付加ビット位置は予め規定されているの
で、ラッチ回路１０は所定ビット位置の緊急度識別コー
ドだけをラッチしそれを比較回路１１へ供給する。
して入力された受信データ中にはその受信データの緊急
度の度合いを示す識別コードが予め付加されており、こ
れらがシフトレジスタ９に一時記憶される。識別コード
の受信データの付加ビット位置は予め規定されているの
で、ラッチ回路１０は所定ビット位置の緊急度識別コー
ドだけをラッチしそれを比較回路１１へ供給する。
比較回路１１はこの緊急度識別コードの値とカウンタ８
よりの割り込み待ち時間（計数値）とを大小比較する。
よりの割り込み待ち時間（計数値）とを大小比較する。
カウンタ８はＣＰＵ１が割り込み可能な状態になるとｃ
ｐｕｉからの計測用クロックを計数し始めるから、その
計数値が割り込み待ち時間に比例する。
ｐｕｉからの計測用クロックを計数し始めるから、その
計数値が割り込み待ち時間に比例する。
比較回路１１は上記割り込み待ち時間の方が識別コード
の値より大なるとぎに割り込み要求を出し、これをＮＯ
Ｒ回路１２を介してＣＰＵ１の割り込み端子へ供給する
と共にカウンタ８をリセットする。ＮＯＲ回路１２には
伯の回路部からの割り込み入力も供給されており、割り
込みが多重化される。
の値より大なるとぎに割り込み要求を出し、これをＮＯ
Ｒ回路１２を介してＣＰＵ１の割り込み端子へ供給する
と共にカウンタ８をリセットする。ＮＯＲ回路１２には
伯の回路部からの割り込み入力も供給されており、割り
込みが多重化される。
上記の割り込み入力によりｃｐｕｉは所定の割り込み処
理を開始する。従って、通信回線のトラフィック間が多
くなった場合でも緊急度の高い通信データは即座に取り
込まれて割り込み処理される。従って、本実施例によれ
ば、緊急度の高い通信データに対する応答時間を従来よ
り短くすることができる。
理を開始する。従って、通信回線のトラフィック間が多
くなった場合でも緊急度の高い通信データは即座に取り
込まれて割り込み処理される。従って、本実施例によれ
ば、緊急度の高い通信データに対する応答時間を従来よ
り短くすることができる。
なお、本発明は上記の実施例に限定されるものではなく
、例えば割り込み待ち時間を計測する代りにソフトウェ
アの設定によってＣＰＵの負荷量を測定してもよく、ま
た割り込み制御回路５にＰＩＣを用いてもよい。また、
優先処理部４にはＲＯＭまたはＲＡＭのような出力信号
を選択可能なメモリを用いてもよく、更に緊急度の識別
は通信データの量に応じて生成してもよい。
、例えば割り込み待ち時間を計測する代りにソフトウェ
アの設定によってＣＰＵの負荷量を測定してもよく、ま
た割り込み制御回路５にＰＩＣを用いてもよい。また、
優先処理部４にはＲＯＭまたはＲＡＭのような出力信号
を選択可能なメモリを用いてもよく、更に緊急度の識別
は通信データの量に応じて生成してもよい。
上述の如く、本発明によれば、ＣＰＵの割り込み待ち時
間と通信データの緊急度との相関によって割り込みの有
無及び優先度を動的に決定し、緊急度の高いデータを優
先して取り込み割り込み制御を行なうようにしたため、
緊急度の高い受信データに対する取りこぼしを大幅に少
なくでき、緊急度の高い受信データに対する応答時間を
従来よりも短くすることができ、ＣＰＵの割り込み機能
を用いた通信データ処理装置の性能向上に寄与するとこ
ろ人である等の特長を有するものである。
間と通信データの緊急度との相関によって割り込みの有
無及び優先度を動的に決定し、緊急度の高いデータを優
先して取り込み割り込み制御を行なうようにしたため、
緊急度の高い受信データに対する取りこぼしを大幅に少
なくでき、緊急度の高い受信データに対する応答時間を
従来よりも短くすることができ、ＣＰＵの割り込み機能
を用いた通信データ処理装置の性能向上に寄与するとこ
ろ人である等の特長を有するものである。
第１図は本発明の原理ブロック図、
第２図は第１図の動作説明用タイムチャー（・、第３図
は本発明の一実施例のブロック図である。 図において、 １は中央処理装置（ＣＰＵ）、 ２は割り込み待ち時間胴側回路、 ３は緊急度識別回路、 ４は優先処理部、 ５は割り込み制御回路 を示す。
は本発明の一実施例のブロック図である。 図において、 １は中央処理装置（ＣＰＵ）、 ２は割り込み待ち時間胴側回路、 ３は緊急度識別回路、 ４は優先処理部、 ５は割り込み制御回路 を示す。
Claims (1)
- 【特許請求の範囲】 割り込み端子への割り込み入力により割り込み処理を行
なう中央処理装置（１）と、 該中央処理装置（１）の割り込み待ち時間を計測する割
り込み待ち時間計測回路（２）と、受信データの緊急度
を識別する緊急度識別回路（３）と、 計測して得られた前記割り込み待ち時間と識別して得ら
れた前記緊急度とを比較し、該割り込み時間に対して該
緊急度が予め設定した緊急度以上のときに割り込み要求
を出力する優先処理部（４）と、 該優先処理部（４）からの割り込み要求とそれ以外の回
路部からの割り込み要求とを多重化し、最優先の割り込
み要求を前記中央処理装置（１）の割り込み端子へ供給
する割り込み制御回路（５）とからなり、 前記緊急度と前記割り込み待ち時間との相関により割り
込みの優先制御を行なうことを特徴とする割り込みの優
先制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30721688A JPH02153433A (ja) | 1988-12-05 | 1988-12-05 | 割り込みの優先制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30721688A JPH02153433A (ja) | 1988-12-05 | 1988-12-05 | 割り込みの優先制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153433A true JPH02153433A (ja) | 1990-06-13 |
Family
ID=17966443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30721688A Pending JPH02153433A (ja) | 1988-12-05 | 1988-12-05 | 割り込みの優先制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277158A (ja) * | 2009-05-26 | 2010-12-09 | Fujitsu Semiconductor Ltd | 割り込み通知制御装置および半導体集積回路 |
-
1988
- 1988-12-05 JP JP30721688A patent/JPH02153433A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277158A (ja) * | 2009-05-26 | 2010-12-09 | Fujitsu Semiconductor Ltd | 割り込み通知制御装置および半導体集積回路 |
| US8612661B2 (en) | 2009-05-26 | 2013-12-17 | Fujitsu Semiconductor Limited | Interrupt-notification control unit, semiconductor integrated circuit and methods therefor |
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