JPH10312360A - 受信処理方法および受信装置 - Google Patents
受信処理方法および受信装置Info
- Publication number
- JPH10312360A JPH10312360A JP13756997A JP13756997A JPH10312360A JP H10312360 A JPH10312360 A JP H10312360A JP 13756997 A JP13756997 A JP 13756997A JP 13756997 A JP13756997 A JP 13756997A JP H10312360 A JPH10312360 A JP H10312360A
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Abstract
(57)【要約】
【課題】 従来のハードウェアを使用し、ＣＰＵの割込
負荷を軽減することが可能な受信処理方法および受信装
置を提供すること。 【解決手段】 パケット等のデータを受信し、一時的に
蓄積可能なＳＩＯなどの受信回路、および割込手段を備
えたＣＰＵを有する電子装置において、例えばデータ長
の情報を抽出することにより、データ受信完了までの時
間を予測し、予測された時間をタイマ回路等によって計
測し、タイマが計時中は受信割込を禁止することを特徴
とする。本発明においては、装置がデータを連続して受
信する場合に、データ受信完了まで受信回路の割込を禁
止し、受信回路がデータを受信完了後にＣＰＵがデータ
をまとめて読み込む。従って、割込処理に要する時間が
減少し、ＣＰＵが他の処理を実行可能な時間が増加す
る。
負荷を軽減することが可能な受信処理方法および受信装
置を提供すること。 【解決手段】 パケット等のデータを受信し、一時的に
蓄積可能なＳＩＯなどの受信回路、および割込手段を備
えたＣＰＵを有する電子装置において、例えばデータ長
の情報を抽出することにより、データ受信完了までの時
間を予測し、予測された時間をタイマ回路等によって計
測し、タイマが計時中は受信割込を禁止することを特徴
とする。本発明においては、装置がデータを連続して受
信する場合に、データ受信完了まで受信回路の割込を禁
止し、受信回路がデータを受信完了後にＣＰＵがデータ
をまとめて読み込む。従って、割込処理に要する時間が
減少し、ＣＰＵが他の処理を実行可能な時間が増加す
る。
Description
【０００１】
【発明の属する技術分野】本発明は受信処理方法および
受信装置に関し、特に、簡単な構成で、データ群受信時
のＣＰＵ負荷を軽減することが可能な受信処理方法およ
び受信装置に関するものである。
受信装置に関し、特に、簡単な構成で、データ群受信時
のＣＰＵ負荷を軽減することが可能な受信処理方法およ
び受信装置に関するものである。
【０００２】
【従来の技術】従来、例えばRS-232C規格などのシリア
ルデータを送受信するために、ＳＩＯ（シリアルインフ゜ットアウトフ
゜ット）と呼ばれるＬＳＩが使用されていた。このＳＩＯ
は、受信データを例えばバイト単位のパラレルデータに
変換し、受信バッファ（ＦＩＦＯ）に一旦格納する。そ
して、１バイト受信する度に、ＣＰＵに対して割込信号
を発生するように構成されていた。図４は、従来の受信
処理方式におけるＣＰＵの処理内容を示す説明図であ
る。ＣＰＵは、通常の処理中にＳＩＯからの受信割込が
発生すると、（Ａ）の割込開始処理において、レジスタ
の内容等をＲＡＭ上のスタックに退避し、（Ｂ）でＳＩ
Ｏから受信データを１バイト読み込んでＲＡＭ上の受信
バッファに格納し、（Ｃ）の割込終了処理において、再
びレジスタの内容をスタックから復帰させてから、割込
前のプログラムにリターンしていた。
ルデータを送受信するために、ＳＩＯ（シリアルインフ゜ットアウトフ
゜ット）と呼ばれるＬＳＩが使用されていた。このＳＩＯ
は、受信データを例えばバイト単位のパラレルデータに
変換し、受信バッファ（ＦＩＦＯ）に一旦格納する。そ
して、１バイト受信する度に、ＣＰＵに対して割込信号
を発生するように構成されていた。図４は、従来の受信
処理方式におけるＣＰＵの処理内容を示す説明図であ
る。ＣＰＵは、通常の処理中にＳＩＯからの受信割込が
発生すると、（Ａ）の割込開始処理において、レジスタ
の内容等をＲＡＭ上のスタックに退避し、（Ｂ）でＳＩ
Ｏから受信データを１バイト読み込んでＲＡＭ上の受信
バッファに格納し、（Ｃ）の割込終了処理において、再
びレジスタの内容をスタックから復帰させてから、割込
前のプログラムにリターンしていた。
【０００３】
【発明が解決しようとする課題】上記したような、従来
の割込処理方法においては、ＳＩＯは１バイトのデータ
を受信する度にＣＰＵに対して割込信号を発生し、ＣＰ
Ｕは割込信号が発生する度に割込処理を行っていた。従
って、例えばデータパケットのデータ長が１２８バイト
あった場合には、１２８回割込処理を実行する必要があ
り、割込処理に伴うレジスタの退避や復帰のためにＣＰ
Ｕの負荷が増大し、他の処理を行うための時間が減少し
てしまうという問題点があった。本発明の目的は、前記
のような従来技術の問題点を解決し、従来のハードウェ
アを使用し、ＣＰＵの割込負荷を軽減することが可能な
受信処理方法および受信装置を提供することにある。
の割込処理方法においては、ＳＩＯは１バイトのデータ
を受信する度にＣＰＵに対して割込信号を発生し、ＣＰ
Ｕは割込信号が発生する度に割込処理を行っていた。従
って、例えばデータパケットのデータ長が１２８バイト
あった場合には、１２８回割込処理を実行する必要があ
り、割込処理に伴うレジスタの退避や復帰のためにＣＰ
Ｕの負荷が増大し、他の処理を行うための時間が減少し
てしまうという問題点があった。本発明の目的は、前記
のような従来技術の問題点を解決し、従来のハードウェ
アを使用し、ＣＰＵの割込負荷を軽減することが可能な
受信処理方法および受信装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明の受信処理方法
は、データ群を受信し、一時的に蓄積可能な受信手段お
よび割込手段を備えた情報処理手段を有する受信装置に
おいて実施され、１群のデータが受信完了するまでの時
間を予測する第１の工程と、予測された時間まで、受信
手段の情報処理手段に対する受信割込を禁止する第２の
工程とを含むことを特徴とする。
は、データ群を受信し、一時的に蓄積可能な受信手段お
よび割込手段を備えた情報処理手段を有する受信装置に
おいて実施され、１群のデータが受信完了するまでの時
間を予測する第１の工程と、予測された時間まで、受信
手段の情報処理手段に対する受信割込を禁止する第２の
工程とを含むことを特徴とする。
【０００５】また、本発明の受信装置は、データ群を受
信し、一時的に蓄積して、割込要求信号を発生する受信
手段と、割込手段を備え、データ群の受信開始を検出す
ると、１群のデータが受信完了するまでの時間を予測
し、該予測された時間まで、受信手段の情報処理手段に
対する受信割込を禁止する情報処理手段とを有すること
を特徴とする。
信し、一時的に蓄積して、割込要求信号を発生する受信
手段と、割込手段を備え、データ群の受信開始を検出す
ると、１群のデータが受信完了するまでの時間を予測
し、該予測された時間まで、受信手段の情報処理手段に
対する受信割込を禁止する情報処理手段とを有すること
を特徴とする。
【０００６】本発明においては、装置が一群のデータを
連続して受信する場合に、データの受信完了までＳＩＯ
のＣＰＵに対する割込を禁止し、ＣＰＵはＳＩＯがデー
タを受信完了後にまとめて読み込むように作用する。
連続して受信する場合に、データの受信完了までＳＩＯ
のＣＰＵに対する割込を禁止し、ＣＰＵはＳＩＯがデー
タを受信完了後にまとめて読み込むように作用する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
電子装置の主要部の構成を示すブロック図である。ＣＰ
Ｕ１は、プログラムに基づき情報処理を実行する演算処
理部２、外部あるいはタイマ回路からの割込要求信号に
基づき、演算処理部２に対して割込信号を発生する割込
コントローラ３、演算処理部２から設定された任意の時
間を計測し、タイマ割込信号を発生するタイマ回路４等
からなる。割込コントローラ３は内蔵する割込マスクレ
ジスタの内容を更新することによって、任意の割込要求
を個別に禁止できる。ＳＩＯ５、ＲＯＭ６、ＲＡＭ７は
バス８によってＣＰＵ１に接続されている。
を参照して詳細に説明する。図１は、本発明を適用した
電子装置の主要部の構成を示すブロック図である。ＣＰ
Ｕ１は、プログラムに基づき情報処理を実行する演算処
理部２、外部あるいはタイマ回路からの割込要求信号に
基づき、演算処理部２に対して割込信号を発生する割込
コントローラ３、演算処理部２から設定された任意の時
間を計測し、タイマ割込信号を発生するタイマ回路４等
からなる。割込コントローラ３は内蔵する割込マスクレ
ジスタの内容を更新することによって、任意の割込要求
を個別に禁止できる。ＳＩＯ５、ＲＯＭ６、ＲＡＭ７は
バス８によってＣＰＵ１に接続されている。
【０００８】図２は、ＳＩＯの構成例を示すブロック図
である。なお送信部は省略してある。シリアルパラレル
変換器１０は、例えば入力されるシリアル信号に同期し
てシフトするシフトレジスタによって構成され、例えば
RS-232C規格のシリアル信号を１バイトのパラレル信号
に変換する。受信データセーブ用ＲＡＭ１１は、例えば
２５６バイトのＦＩＦＯバッファとして機能し、受信デ
ータを順に格納すると共に、読み出し要求に応じて格納
順にデータが読み出されるメモリである。
である。なお送信部は省略してある。シリアルパラレル
変換器１０は、例えば入力されるシリアル信号に同期し
てシフトするシフトレジスタによって構成され、例えば
RS-232C規格のシリアル信号を１バイトのパラレル信号
に変換する。受信データセーブ用ＲＡＭ１１は、例えば
２５６バイトのＦＩＦＯバッファとして機能し、受信デ
ータを順に格納すると共に、読み出し要求に応じて格納
順にデータが読み出されるメモリである。
【０００９】読み出し用バッファ１２はＣＰＵからの指
示によってバス８に読み出されるデータを一時的に格納
するバッファである。受信制御回路１３は、受信用の各
回路を制御し、受信データがシリアルパラレル変換器１
０から出力され、受信データセーブ用ＲＡＭ１１に格納
されると、ＣＰＵ１の受信割込受付端子に接続されてい
るコントロールバスの受信割込線に割込要求信号を発生
する。
示によってバス８に読み出されるデータを一時的に格納
するバッファである。受信制御回路１３は、受信用の各
回路を制御し、受信データがシリアルパラレル変換器１
０から出力され、受信データセーブ用ＲＡＭ１１に格納
されると、ＣＰＵ１の受信割込受付端子に接続されてい
るコントロールバスの受信割込線に割込要求信号を発生
する。
【００１０】図３は、データ群の一例であるデータパケ
ットのフォーマットを示す説明図である。このデータパ
ケットは任意長のバイトデータからなるパケットであ
り、該パケットの２バイト目には該パケットのデータ長
（総バイト数）Ｎが格納されているものとする。例えば
１００ｋbps 、８ビットＮＯパリティ、１ストップビッ
トのＲＳ−２３２Ｃ信号の場合には１バイトのデータ転
送時間が０．１ミリ秒であり、データ長が１２８バイト
のパケット全体の転送時間は１２．８ミリ秒であり、３
バイト目から１２８バイト目までの転送時間は１２．６
ミリ秒となる。
ットのフォーマットを示す説明図である。このデータパ
ケットは任意長のバイトデータからなるパケットであ
り、該パケットの２バイト目には該パケットのデータ長
（総バイト数）Ｎが格納されているものとする。例えば
１００ｋbps 、８ビットＮＯパリティ、１ストップビッ
トのＲＳ−２３２Ｃ信号の場合には１バイトのデータ転
送時間が０．１ミリ秒であり、データ長が１２８バイト
のパケット全体の転送時間は１２．８ミリ秒であり、３
バイト目から１２８バイト目までの転送時間は１２．６
ミリ秒となる。
【００１１】図５は、本発明による受信処理方法を示す
タイムチャートである。この実施例においては図３に示
すような、２バイト目にバイト数のデータが格納された
パケットを受信するものとする。ＣＰＵは１バイト目の
受信割込処理においては、データをＳＩＯ５から読み出
してＲＡＭ内の受信バッファに格納するだけでリターン
するが、２バイト目のデータの受信割込処理において
は、図５に示すように、データをＳＩＯ５から読み出し
て、該データからパケットの受信が完了するまでの時間
を算出する。例えばパケットのバイト数が１２８であっ
た場合には、前記したように３バイト目から１２８バイ
ト目までの受信時間は１２．６ミリ秒となる。ＣＰＵ１
はＳＩＯ５からの受信割込を禁止し、１２．６ミリ秒後
に割込がかかるようにタイマ回路４をセットする。
タイムチャートである。この実施例においては図３に示
すような、２バイト目にバイト数のデータが格納された
パケットを受信するものとする。ＣＰＵは１バイト目の
受信割込処理においては、データをＳＩＯ５から読み出
してＲＡＭ内の受信バッファに格納するだけでリターン
するが、２バイト目のデータの受信割込処理において
は、図５に示すように、データをＳＩＯ５から読み出し
て、該データからパケットの受信が完了するまでの時間
を算出する。例えばパケットのバイト数が１２８であっ
た場合には、前記したように３バイト目から１２８バイ
ト目までの受信時間は１２．６ミリ秒となる。ＣＰＵ１
はＳＩＯ５からの受信割込を禁止し、１２．６ミリ秒後
に割込がかかるようにタイマ回路４をセットする。
【００１２】この後、ＳＩＯ５はデータを受信するが、
ＣＰＵ１は受信割込禁止状態であるので割込がかから
ず、受信データは受信データセーブ用ＲＡＭ１１内に順
次蓄積されていく。そして、ＣＰＵ１はその他の処理を
実行する。２バイト目の割込処理から１２．６ミリ秒が
経過すると、タイマ回路４が計測を完了してタイマ割込
が発生する。タイマ割込処理においては受信割込の禁止
を解除して処理を終了する。すると、今度は受信割込処
理に移行し、ＳＩＯ５から受信データを読み出して、受
信バッファに格納する。この時ＳＩＯ５はすでにパケッ
トの全データを受信完了しているので、ＣＰＵ１は残り
の１２６バイトのデータを全て１回の割込処理において
転送することができる。
ＣＰＵ１は受信割込禁止状態であるので割込がかから
ず、受信データは受信データセーブ用ＲＡＭ１１内に順
次蓄積されていく。そして、ＣＰＵ１はその他の処理を
実行する。２バイト目の割込処理から１２．６ミリ秒が
経過すると、タイマ回路４が計測を完了してタイマ割込
が発生する。タイマ割込処理においては受信割込の禁止
を解除して処理を終了する。すると、今度は受信割込処
理に移行し、ＳＩＯ５から受信データを読み出して、受
信バッファに格納する。この時ＳＩＯ５はすでにパケッ
トの全データを受信完了しているので、ＣＰＵ１は残り
の１２６バイトのデータを全て１回の割込処理において
転送することができる。
【００１３】本発明の方法においては、割込処理の回数
はタイマ割込も含めても４回であり、割込処理に伴うレ
ジスタの退避、復帰処理に要する時間が従来例と比べて
大幅に減少し、その分だけＣＰＵが他の処理に使用可能
な時間が増加している。
はタイマ割込も含めても４回であり、割込処理に伴うレ
ジスタの退避、復帰処理に要する時間が従来例と比べて
大幅に減少し、その分だけＣＰＵが他の処理に使用可能
な時間が増加している。
【００１４】図６は、本発明におけるＣＰＵ１の受信割
込処理を示すフローチャートである。Ｓ１においては、
割込開始処理としてレジスタ等のスタックへの退避を行
う。Ｓ２においては、例えば受信バイト番号を示す変数
Ｋを参照して、ＳＩＯ５からのデータが１バイト目のデ
ータか（Ｋ＝１？）否かを判定する。そして、判定結果
が肯定の場合にはＳ３に移行して、１バイト目のデータ
をＳＩＯ５から読み出し、ＲＡＭ内の受信バッファに格
納し、Ｋに１を足してＳ１１に移行する。
込処理を示すフローチャートである。Ｓ１においては、
割込開始処理としてレジスタ等のスタックへの退避を行
う。Ｓ２においては、例えば受信バイト番号を示す変数
Ｋを参照して、ＳＩＯ５からのデータが１バイト目のデ
ータか（Ｋ＝１？）否かを判定する。そして、判定結果
が肯定の場合にはＳ３に移行して、１バイト目のデータ
をＳＩＯ５から読み出し、ＲＡＭ内の受信バッファに格
納し、Ｋに１を足してＳ１１に移行する。
【００１５】Ｓ４においては、ＳＩＯ５からのデータが
２バイト目のデータか（Ｋ＝２？）否かを判定する。そ
して、判定結果が肯定の場合にはＳ５に移行して、総バ
イト数Ｎを示す２バイト目のデータをＳＩＯ５から読み
出してＲＡＭ内の受信バッファに格納し、Ｋに１を足
す。Ｓ６においては割込コントローラ３内の図示しない
割込マスクレジスタの内容を更新し、受信割込を禁止す
る。Ｓ７においてはデータ受信時間を計算する。例え
ば、前記したように１バイトの受信時間が０．１ミリ秒
である場合には、３バイト目からＮバイト目までのデー
タの受信時間は（Ｎ−２）×０．１ミリ秒となる。Ｓ８
においては、Ｓ７において算出した時間をタイマ回路４
に設定し、起動をかけて、Ｓ１１に移行する。
２バイト目のデータか（Ｋ＝２？）否かを判定する。そ
して、判定結果が肯定の場合にはＳ５に移行して、総バ
イト数Ｎを示す２バイト目のデータをＳＩＯ５から読み
出してＲＡＭ内の受信バッファに格納し、Ｋに１を足
す。Ｓ６においては割込コントローラ３内の図示しない
割込マスクレジスタの内容を更新し、受信割込を禁止す
る。Ｓ７においてはデータ受信時間を計算する。例え
ば、前記したように１バイトの受信時間が０．１ミリ秒
である場合には、３バイト目からＮバイト目までのデー
タの受信時間は（Ｎ−２）×０．１ミリ秒となる。Ｓ８
においては、Ｓ７において算出した時間をタイマ回路４
に設定し、起動をかけて、Ｓ１１に移行する。
【００１６】Ｓ９においては、ＳＩＯ５からデータを１
バイト読み出して受信バッファに格納し、Ｋに１を加算
する。なお、ノイズや障害などによって読み出すべきデ
ータが存在しない場合にはＳ１１に移行するようにす
る。Ｓ１０においては読み込みが完了したか、即ちＫ＝
Ｎになったか否かが判定され、結果が否定の場合にはＳ
９に戻ってデータの転送を繰り返す。Ｓ１０の判定結果
が肯定の場合には、Ｋを１に初期化してＳ１１に移行す
る。Ｓ１１においては、割込終了処理としてレジスタの
内容ををスタックから復帰し、割込処理を終了（リター
ン）する。
バイト読み出して受信バッファに格納し、Ｋに１を加算
する。なお、ノイズや障害などによって読み出すべきデ
ータが存在しない場合にはＳ１１に移行するようにす
る。Ｓ１０においては読み込みが完了したか、即ちＫ＝
Ｎになったか否かが判定され、結果が否定の場合にはＳ
９に戻ってデータの転送を繰り返す。Ｓ１０の判定結果
が肯定の場合には、Ｋを１に初期化してＳ１１に移行す
る。Ｓ１１においては、割込終了処理としてレジスタの
内容ををスタックから復帰し、割込処理を終了（リター
ン）する。
【００１７】図７は、ＣＰＵ１のタイマ割込処理を示す
フローチャートである。Ｓ２０においては、割込開始処
理としてレジスタ等のスタックへの退避を行う。Ｓ２１
においては割込コントローラ３内の図示しない割込マス
クレジスタの内容を更新し、受信割込の禁止を解除す
る。Ｓ２２においては、割込終了処理としてレジスタの
内容ををスタックから復帰し、割込処理を終了（リター
ン）する。なお、実施例においては割込処理中は割込禁
止状態であり、割込からリターンした時点で新たな割込
が処理されるものとする。
フローチャートである。Ｓ２０においては、割込開始処
理としてレジスタ等のスタックへの退避を行う。Ｓ２１
においては割込コントローラ３内の図示しない割込マス
クレジスタの内容を更新し、受信割込の禁止を解除す
る。Ｓ２２においては、割込終了処理としてレジスタの
内容ををスタックから復帰し、割込処理を終了（リター
ン）する。なお、実施例においては割込処理中は割込禁
止状態であり、割込からリターンした時点で新たな割込
が処理されるものとする。
【００１８】以上、実施例を開示したが、本発明におい
ては以下に示すような変形例も考えられる。実施例にお
いては可変長のパケットを受信する例を開示したが、デ
ータが固定長ならば、最初のデータバイト受信時に、予
め判明しているデータ受信時間だけタイマを設定するこ
とも可能である。実施例においては、データパケットの
最大長よりも受信データセーブ用ＲＡＭの容量の方が大
きい場合について説明したが、例えばデータの最大長が
ＲＡＭ容量より大きい場合に、受信したデータ長よりバ
ッファ容量が少ない場合には、ＳＩＯ５のＲＡＭ容量分
あるいはそれ以下の所定量に相当する受信時間だけタイ
マをセットし、ＲＡＭ容量あるいはそれ以下の所定量ご
とにまとめて読み込むようにしてもい。
ては以下に示すような変形例も考えられる。実施例にお
いては可変長のパケットを受信する例を開示したが、デ
ータが固定長ならば、最初のデータバイト受信時に、予
め判明しているデータ受信時間だけタイマを設定するこ
とも可能である。実施例においては、データパケットの
最大長よりも受信データセーブ用ＲＡＭの容量の方が大
きい場合について説明したが、例えばデータの最大長が
ＲＡＭ容量より大きい場合に、受信したデータ長よりバ
ッファ容量が少ない場合には、ＳＩＯ５のＲＡＭ容量分
あるいはそれ以下の所定量に相当する受信時間だけタイ
マをセットし、ＲＡＭ容量あるいはそれ以下の所定量ご
とにまとめて読み込むようにしてもい。
【００１９】実施例においては既存のハードウェアをそ
のまま使用してソフトウェアにより本発明を実現してい
るが、例えば、ＣＰＵから任意の時間を設定可能なハー
ドウェアタイマ回路、および該タイマが計時中は受信割
込信号を禁止状態にするゲート回路を設けてもよい。実
施例においては、タイマ割込処理で受信割込を解除し、
その後の受信割込でデータを取り込んでいるが、例えば
タイマ割込処理においてＳＩＯからデータを読み込んで
もよい。このようにすれば、割込処理回数が１回減少す
る。
のまま使用してソフトウェアにより本発明を実現してい
るが、例えば、ＣＰＵから任意の時間を設定可能なハー
ドウェアタイマ回路、および該タイマが計時中は受信割
込信号を禁止状態にするゲート回路を設けてもよい。実
施例においては、タイマ割込処理で受信割込を解除し、
その後の受信割込でデータを取り込んでいるが、例えば
タイマ割込処理においてＳＩＯからデータを読み込んで
もよい。このようにすれば、割込処理回数が１回減少す
る。
【００２０】
【発明の効果】以上述べたように、本発明においては、
装置が一群のデータを連続して受信する場合に、データ
の受信完了までＳＩＯのＣＰＵに対する割込を禁止し、
ＣＰＵはＳＩＯがデータを受信完了後にまとめて読み込
む。従って、本発明においては割込処理に伴うレジスタ
の退避、復帰処理に要する時間が従来例と比べて大幅に
減少し、その分だけＣＰＵが他の処理に使用可能な時間
が増加している。このように、本発明は、簡単な構成で
データ群受信時のＣＰＵ負荷を軽減することが可能であ
るという効果がある。
装置が一群のデータを連続して受信する場合に、データ
の受信完了までＳＩＯのＣＰＵに対する割込を禁止し、
ＣＰＵはＳＩＯがデータを受信完了後にまとめて読み込
む。従って、本発明においては割込処理に伴うレジスタ
の退避、復帰処理に要する時間が従来例と比べて大幅に
減少し、その分だけＣＰＵが他の処理に使用可能な時間
が増加している。このように、本発明は、簡単な構成で
データ群受信時のＣＰＵ負荷を軽減することが可能であ
るという効果がある。
【図１】本発明を適用した電子装置の主要部の構成を示
すブロック図である。
すブロック図である。
【図２】ＳＩＯの構成例を示すブロック図である。
【図３】データ群の一例であるデータパケットのフォー
マットを示す説明図である。
マットを示す説明図である。
【図４】従来の受信処理方式におけるＣＰＵの処理内容
を示す説明図である。
を示す説明図である。
【図５】本発明による受信処理方法を示すタイムチャー
トである。
トである。
【図６】本発明におけるＣＰＵ１の受信割込処理を示す
フローチャートである。
フローチャートである。
【図７】ＣＰＵ１のタイマ割込処理を示すフローチャー
トである。
トである。
１…ＣＰＵ、２…演算処理部、３…割込コントローラ、
４…タイマ回路、５…ＳＩＯ、６…ＲＯＭ、７…ＲＡ
Ｍ、８…バス、１０…シリアルパラレル変換器、１１…
受信データセーブ用ＲＡＭ、１２…読み出し用バッフ
ァ、１３…受信制御回路
４…タイマ回路、５…ＳＩＯ、６…ＲＯＭ、７…ＲＡ
Ｍ、８…バス、１０…シリアルパラレル変換器、１１…
受信データセーブ用ＲＡＭ、１２…読み出し用バッフ
ァ、１３…受信制御回路
Claims (3)
- 【請求項１】 データ群を受信し、一時的に蓄積可能な
受信手段および割込手段を備えた情報処理手段を有する
受信装置において実施され、 １群のデータが受信完了するまでの時間を予測する第１
の工程と、 前記予測された時間まで、前記受信手段の前記情報処理
手段に対する割込を禁止する第２の工程とを含むことを
特徴とする受信処理方法。 - 【請求項２】 前記第１の工程は、 受信データからデータ群のデータ長情報を抽出する工程
と、 データ長情報に基づき、データ受信完了時間を算出する
工程とを含むことを特徴とする請求項１に記載の受信処
理方法。 - 【請求項３】 データ群を受信し、一時的に蓄積して、
割込要求信号を発生する受信手段と、 割込手段を備え、データ群の受信開始を検出すると、１
群のデータが受信完了するまでの時間を予測し、該予測
された時間まで、前記受信手段の前記情報処理手段に対
する受信割込要求を禁止する情報処理手段とを有する受
信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13756997A JPH10312360A (ja) | 1997-05-13 | 1997-05-13 | 受信処理方法および受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13756997A JPH10312360A (ja) | 1997-05-13 | 1997-05-13 | 受信処理方法および受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312360A true JPH10312360A (ja) | 1998-11-24 |
Family
ID=15201789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13756997A Pending JPH10312360A (ja) | 1997-05-13 | 1997-05-13 | 受信処理方法および受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267294A (ja) * | 2004-03-19 | 2005-09-29 | Ricoh Co Ltd | ネットワーク割り込み制御方法、情報処理装置及び画像形成装置 |
| JP2010218357A (ja) * | 2009-03-18 | 2010-09-30 | Fuji Xerox Co Ltd | 割り込み制御装置及び画像形成装置 |
-
1997
- 1997-05-13 JP JP13756997A patent/JPH10312360A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267294A (ja) * | 2004-03-19 | 2005-09-29 | Ricoh Co Ltd | ネットワーク割り込み制御方法、情報処理装置及び画像形成装置 |
| JP2010218357A (ja) * | 2009-03-18 | 2010-09-30 | Fuji Xerox Co Ltd | 割り込み制御装置及び画像形成装置 |
| US8250272B2 (en) | 2009-03-18 | 2012-08-21 | Fuji Xerox Co., Ltd. | Interrupt control apparatus and image forming apparatus |
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