JPH0215487A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＩＣメモリカードなどと称される多数
個の半導体メモリ素子（以下、メモリＩＣと略記する）
を収納してなるメモリカードに係り、特にそれのメモリ
ＩＣの選択機構に関するものである。

〔従来の技術〕

従来より、例えばワードプロセッサ、ハンドベルトコン
ピュータ、情報収集装置、あるいはデータファイル用電
子機器などにメモリカードが使用されている。メモリカ
ードの外観形状は、その利用形態に応じて多種多様のも
のが商品化されているが、半導体Ｉ造波術の進展にとも
なって、近年ますます小型化、薄型化される傾向にある
。

〔発明が解決しようとする課題〕

記憶容量の小さい、換言すれば搭載されるメモリＩＣの
数が少ない場合はさして問題ないが、大容量メモリカー
ドを製作しようとすると、必然的にメモリｔＣの搭載数
が増大し、プリント基板の両面にメモリＩＣを搭載する
必要がある。例えば１メガバイト（ＩＭＢ）程度の大容
量のメモリカードを製作する場合は、３２個程度の多数
のメモリＩＣが必要となる。

一方、従来はメモリＩＣのチップセレクト法として、上
位アドレスをデコードし、デコードされた信号を各メモ
リＩＣのＣ８と接続することにより、アクセス時のメモ
リＩＣの選択を行なっていた。

しかし、この従来のチップセレクト法をそのまま大容量
メモリカードに採用すると、グーｌ−アレイのＯ８出力
端子の数が搭載されるメモリＩＣの数だけ、すなわち３
２本必要となる。

このように出力端子の数が増えることは、プリント基板
上における導電パターンの形状がますます複雑になり、
それのパターンニング作業が煩雑化し、生産性の低下や
コスト高を招来する。

また、１個のゲートアレイの端子数には限界があり、そ
のゲートアレイの端子として、チップセレクト用の他に
制御信号の人出端子、アドレス４８号の入出力端子など
が所定本数必要である。従って、チップセレクト用とし
て使用できる端子の数には制限があり、設計上の難点と
なる。

本発明の目的は、このような問題点を解消し、部品点数
ならびに導電パターンの数が少なく、しかも大きい記憶
容量を有するメモリカードを提供するにある・ ［１Ｍを解決するための手段〕 前述の目的を達成するため、本発明は、多数の半導体メ
モリ素子と、動作させようとする半導体メモリ素子を１
個選択するゲートアレイとを備え、前記多数の半導体メ
モリ素子を複数の列と行に分けて配列して、各列毎にチ
ップセレクト信号線信号線とをそれぞれ共通に設けて、 前記チップセレクト信号線によって半導体メモリ素子の
列を選択するとともに、前記書き込み信号線と読み出し
信号線の出力状膓によって１選択された半導体メモリ素
子列から１個の半導体メモリを特定するように構成され
ていることを特徴とするものである。

〔発明の実施例〕

次に本発明の実施例に係るメモリカードを図面とともに
説明する。

第１図はメモリカードにおけるブロック体の分解斜視図
、第２図はそのブロック体に上部液を取り付ける状態を
示す斜視図、第３図はそのメモリカードのブロック図、
第４図はそのメモリカードの回路図である。

まず、メモリカードの構造について、第１図ならびに第
２図を用いて説明する。この実施例に係るメモリカード
は、大きく分けてブロック体１と上部液２と、下銘板と
、電池蓋とから構成されている。

前記ブロック１は第１図に示すようシこ、上フレーム３
と、プリント基板４と、コネクタ５と、下フレーム６と
から構成されている。なお、この第１図は図示の関係上
、上ツーレム３を下に、下フレーム６を上に描いている
。

上フレーム３は四角形をした枠体７を有し、その枠体７
の内側にはプリント基板４ならびに下ツーレム６が収容
できる四部が形成・され、その凹部の頂部に相当する部
分に所定の間隔をあけて補強リブ８が設けられている。

枠体７の前端部にはコネクタ位置決め用凹部９が形成さ
れ、さらに枠体７の両側面で前端側にリーダライタに対
してメモリカードが表、Ｘ１間違いなく挿入できるよう
に誤挿入防止溝１０が設けられている。

ｎ）１記プリント基板４の両面には、３２個のメモリＩ
ＣＩ　１やゲートアレイ１２などの回路素子が搭載され
ている。第２図に示すようにプリン１一基板４の上面に
塔載さ九ているメモリエＣ１ｌは全体が整列状態にあり
、プリント基板４を上フレーム３内に収容した際、メモ
リＩＣＩ　１の列間に上フレーム３の前記補給リブ８が
挿入されるようになっている。

プリント基板４の前端部にはコネクタ５が一体に接続さ
れており、プリント基板４の後部には電池用端子１３が
取り付けられている。この端子１３に接続される例えば
リチウム電池などの電池１４（第４図参照）はバックア
ップ用電源で、商用電源が例えば停電した場合などのと
きでも長期間バックアップできるよように、電池１４が
２個並列に配置されている。

前記下フレーム６の後部には、電池ホールド部１５が一
体に形成されているゆ第１図に示すように、上フレーム
３の凹部内にプリント基板４ならびに下フレーム６を収
容し、プリント基板４を介して上フレーム３と下フレー
／、６とをネジ１６で一体に連結することによってブロ
ック体ｌが構成される。

その後は第２図に示すようにブロック体ｌの表面に上銘
板２をホットメルト系の接着剤で固着し。

ブロック体１の下面に下銘Ｆｉ（図示せず）を同様にホ
ットメルト系の接着剤で固着する。さらに、下フレーム
６の電池ホールド部１５に電池を収納し、その上から電
池浩（図示せず）を回動可能に取り付けることにより、
メモリカードの組み立てを完了する。

次に第３図ならびに第４図を用いて、この実施例に係る
メモリカードの回路構成について説明する。

第３図に示すように、プリント基板４上には。

前述のように３２個のメモリＩＣＩ　１．ゲートアレイ
１２の他にプルアップ用抵抗体１７、書込み防止用のラ
イトプロテクトスイッチ１８．電ｄｌｔ圧監視回路１９
ならびにノ（ツクアップル制御回路２０などが設けられ
ている。

６１１記ゲートアレ、イ１２ば８０本のビン端子を有し
ており、各ビン端子に接続される信号線の内ｄ尺は次の
表１のようになっている。

表 従ってメモリＩＣ１ １の選択に使用されるのは。

ナツプセレクト信号線の１６本と、リート（ＯＥ）コン
トロール線の２本と、ライト（ＷＥ）ロントロール線の
２本の合計２０本である。

３２個のメモリＩｃＩ　１は第４図に示されているよう
に、１６個づつ第１グループＧ１と第２グループＧ２に
分けられて、１６の列と２の行を構成している。そして
上位アドレスよりデコートされたチップセレクト信号線
（Ｃ８ｆｆｉ号線）の１６本（ＣＳ　ｘ　〜ＣＳ　ｚ　
ｓ　）は、それぞれが第１グループＧ１のメモリＩＧの
１個と第２グループＧ２のメモリＩＣの１個とに共通に
、すなわち各列毎に共通に接続されている。また、第１
グループＧｌの各メモリＩＣには、第１リートコン１−
ロール線（δ１］線）と第１ライトコントロールＩＡ（
ＷＥｚ線）がそれぞれ共通に接続されている。

さらに第２グループＧ２も同様に、第２リードコントロ
ール線（ＯＥ２線）と第２ライトコントロール線（ＷＥ
−線）がそれぞれ共通に接続さて。

各行毎に書き込み信号線と読み出し信号線がそれぞれ共
通に設けられた形態になっている。

従って１本のＣ８信号線でメモリＩＣＩ　ｌが２個同時
に選択されることになるが、この１個を区別するために
、ＯＥｘ、ＷＥユ、　ＯＥ　ｚ　、　ＷＥ　ｚのＩ’Ｈ
Ｊ、ｒＬＪの状態によって判別するようになっている。

このことをもう少し具体的に説明すると、第４図におい
て、例えばＣＳ　ｘ信号線に選択信号が出力されると、
ｒＩ’ＣＩＪとｒＩｃ１７Ｊとの２個のメモリＩＣが同
時に選択される。そのときのＯＥｘ、ＷＥユ、ＯＦ２な
らびにＷＥｘの出力状態をみて、例えばＯＥ　１が「Ｌ
」で、池がすべてｒＨＪの場合は、ｒｌｃｌＪのメモリ
ＩＣが特定され、しかもそのメモリＩＣへの読み込みを
開始しようとしていることを認識することができる。

このメモリＩＣの動作モードをまとめて次の表２に示す
。

表 前記ゲートアレイ１２の電源は、商用電源Ｖｃｃが印加
されなくてもＣ８信号が確実に出力されるように、電池
１４でバックアップされている。

また、電池１４の電圧検出信号をコネクタ５の所定ピン
に出力できるようにしているが、誤って外部から電池電
圧以上の電圧が印加されて電池が充電されるのを防止す
るため、充電防止用ダイオド２１をコネクタ５と電池１
４との間に接続している９ さらに、放電状態の相違などによる他の電池１４からの
逆流を防止するため、各電池１４毎に逆流防止用ダイオ
ード２２が接続されている。

前述の電源電圧監視回路１９ではメモリ動作電位（通常
は４．５〜５．５Ｖ）を常に監視しており、何らかの原
因（例えば停電など）でその動作電圧が予め設定された
しきい値電圧（例えば４、ＯＶ）よりも低くなると、そ
れを検出してゲートアレイ１２の電ｇ電圧監視用信号端
子に対して電圧降下（停止りの信号を出力する。ゲート
アレイ１２ではこの信号に基づいて、現在のメモリ内容
は保持して、書き込み／読み出しの動作ができないよう
に処理するシステムになっている。

前記実施例ではメモリＩＣを２つのグループに分けたが
１本発明はこれに限られるものではなく、３つ以上のグ
ループに分割すれば、さらにゲートアレイの使用端子数
ならびに４８号線の数を少なくすることができる。

第５図は、本発明の他の実施例を説明するための図であ
る。この実施例の場合も同様に３２個のメモリＩＣが使
用されており、それらが８個づつ４つのグループ、すな
わち第１グループＧｌ、第２グループＧ２．第３グルー
プＧ３ならびに第４グループＧ４の分かれて、８つの列
で４つの行をなしている。

モして各列毎にＣ石信号線が共通に接続され。

また各行毎に万１信号線とＷ１信号線とがそれぞれ共通
に接続されている２メモリＩＣの選択、特定の方法はが
ｌ述の実施例と同様であるから、その説明し省略する。

この実施例の場合は図に示すように、でＫｉｄ号線とし
て８本、τＴ１ｍ号線として４本、ＷＥ信号線として４
本の合計１６本の信号線で、３２個のメモリＩＣから１
個のメモリＩＣを選択することができる。

ｌ明の効果〕 本発明は前述のような構成になっているため、メモリカ
ードの記憶容量が増大しても、換言すればメモリＩＣの
搭載数が増加しても、ゲートアレの数を増すことなく、
信号線（導電パターン）の数を可及的に少なくすること
ができ、その分だけ省スペースｆヒが図れて、さらに記
憶容量の増大化が可能となる。

【図面の簡単な説明】

図はすべて本発明の詳細な説明するためのもので、第１
図はメモリカードにおけるブロック体の分解斜視図、第
２図はそのブロック体に上銘板を取り寸ける状態を示す
斜視図、第３図はそのメモリカードのブロック図、第４
ａ図、第４ｂ図はそのメモリカードの回路図、第５図は
他の実施例に係るメモリカードのブロック図である。 ４・・・・・プリント基板、１１・・・・・・メモリＩ
Ｃ２１２・・・・・・ゲートアレイ。 兎 図

Claims (1)

【特許請求の範囲】
1. （１）多数の半導体メモリ素子と、動作させようとする
   半導体メモリ素子を１個選択するゲートアレイとを備え
   、 前記多数の半導体メモリ素子を複数の列と行に分けて配
   列して、各列毎にチップセレクト信号線を共通に設け、
   各行毎に書き込み信号線と読み出し信号線とをそれぞれ
   共通に設けて、 前記チップセレクト信号線によつて半導体メモリ素子の
   列を選択するとともに、前記書き込み信号線と読み出し
   信号線の出力状態によつて、選択された半導体メモリ素
   子列から１個の半導体メモリ素子を特定するように構成
   されていることを特徴とするメモリカード。